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参数资料
| 型号： | PIC18F2331-I/SP |
| 厂商： | Microchip Technology |
| 文件页数： | 61/119页 |
| 文件大小： | 0K |
| 描述： | IC PIC MCU FLASH 4KX16 28DIP |
| 产品培训模块： | Asynchronous Stimulus 8-bit PIC® Microcontroller Portfolio |
| 标准包装： | 15 |
| 系列： | PIC® 18F |
| 核心处理器： | PIC |
| 芯体尺寸： | 8-位 |
| 速度： | 40MHz |
| 连通性： | I²C，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，LVD，电源控制 PWM，QEI，POR，PWM，WDT |
| 输入/输出数： | 24 |
| 程序存储器容量： | 8KB（4K x 16） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 256 x 8 |
| RAM 容量： | 768 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 4.2 V ~ 5.5 V |
| 数据转换器： | A/D 5x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 28-DIP（0.300"，7.62mm） |
| 包装： | 管件 |
| 产品目录页面： | 645 (CN2011-ZH PDF) |
| 配用： | I3-DB18F4431-ND - BOARD DAUGHTER ICEPIC3 DVA18XP280-ND - DEVICE ADAPTER 18F2220 PDIP 28LD |
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PIC18F2331/2431/4331/4431
DS39616D-page 46
2010 Microchip Technology Inc.
4.5.4
EXIT WITHOUT AN OSCILLATOR
START-UP DELAY
Certain exits from power-managed modes do not
invoke the OST at all. There are two cases:
PRI_IDLE mode, where the primary clock source
is not stopped; and
the primary clock source is not any of the LP, XT,
HS or HSPLL modes.
In these instances, the primary clock source either
does not require an oscillator start-up delay since it is
already running (PRI_IDLE), or normally does not
require an oscillator start-up delay (RC, EC and INTIO
Oscillator modes). However, a fixed delay of interval,
TCSD, following the wake event, is still required when
leaving Sleep and Idle modes to allow the CPU to
prepare for execution. Instruction execution resumes
on the first clock cycle following this delay.
TABLE 4-2:
EXIT DELAY ON WAKE-UP BY RESET FROM SLEEP MODE OR ANY IDLE MODE
(BY CLOCK SOURCES)
Clock Source
Before Wake-up
Clock Source
After Wake-up
Exit Delay
Clock Ready Status
Bit (OSCCON)
Primary Device Clock
(PRI_IDLE mode)
LP, XT, HS
TCSD(1)
OSTS
HSPLL
EC, RC
INTOSC(2)
IOFS
T1OSC
LP, XT, HS
TOST(3)
OSTS
HSPLL
TOST + trc(3)
EC, RC
TCSD(1)
INTOSC(2)
TIOBST(4)
IOFS
INTOSC(3)
LP, XT, HS
TOST(3)
OSTS
HSPLL
TOST + trc(3)
EC, RC
TCSD(1)
INTOSC(2)
None
IOFS
None
(Sleep mode)
LP, XT, HS
TOST(3)
OSTS
HSPLL
TOST + trc(3)
EC, RC
TCSD(1)
INTOSC(2)
TIOBST(4)
IOFS
Note 1:
TCSD (Parameter 38) is a required delay when waking from Sleep and all Idle modes, and runs concur-
rently with any other required delays (see Section 4.4 “Idle Modes”).
2:
Includes both the INTOSC 8 MHz source and postscaler derived frequencies.
3:
TOST is the Oscillator Start-up Timer (Parameter 32). trc is the PLL Lock-out Timer (Parameter F12); it is
also designated as TPLL.
4:
Execution continues during TIOBST (Parameter 39), the INTOSC stabilization period.
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PDF描述 |
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