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参数资料
| 型号： | PIC18LF66K80-I/PT |
| 厂商： | Microchip Technology |
| 文件页数： | 252/351页 |
| 文件大小： | 0K |
| 描述： | MCU PIC ECAN 64KB FLASH 64TQFP |
| 产品培训模块： | 8-bit PIC® Microcontroller Portfolio |
| 标准包装： | 160 |
| 系列： | PIC® XLP™ 18F |
| 核心处理器： | PIC |
| 芯体尺寸： | 8-位 |
| 速度： | 64MHz |
| 连通性： | ECAN，I²C，LIN，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，LVD，POR，PWM，WDT |
| 输入/输出数： | 54 |
| 程序存储器容量： | 64KB（32K x 16） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 1K x 8 |
| RAM 容量： | 3.6K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.8 V ~ 3.6 V |
| 数据转换器： | A/D 11x12b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 64-TQFP |
| 包装： | 托盘 |
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2010-2012 Microchip Technology Inc.
DS39977F-page 325
PIC18F66K80 FAMILY
21.4.12
ACKNOWLEDGE SEQUENCE
TIMING
An Acknowledge sequence is enabled by setting the
Acknowledge
Sequence
Enable
bit,
ACKEN
(SSPCON2<4>). When this bit is set, the SCL pin is
pulled low and the contents of the Acknowledge data bit
are presented on the SDA pin. If the user wishes to gen-
erate an Acknowledge, then the ACKDT bit should be
cleared. If not, the user should set the ACKDT bit before
starting an Acknowledge sequence. The Baud Rate Gen-
erator then counts for one rollover period (TBRG) and the
SCL pin is deasserted (pulled high). When the SCL pin is
sampled high (clock arbitration), the Baud Rate Generator
counts for TBRG; the SCL pin is then pulled low. Following
this, the ACKEN bit is automatically cleared, the Baud
Rate Generator is turned off and the MSSP module then
goes into an inactive state (Figure 21-25).
21.4.12.1
WCOL Status Flag
If the user writes the SSPBUF when an Acknowledge
sequence is in progress, then WCOL is set and the
contents of the buffer are unchanged (the write doesn’t
occur).
21.4.13
STOP CONDITION TIMING
A Stop bit is asserted on the SDA pin at the end of a
receive/transmit by setting the Stop Sequence Enable
bit, PEN
(SSPCON2<2>). At the end of a
receive/transmit, the SCL line is held low after the
falling edge of the ninth clock. When the PEN bit is set,
the master will assert the SDA line low. When the SDA
line is sampled low, the Baud Rate Generator is
reloaded and counts down to 0. When the Baud Rate
Generator times out, the SCL pin will be brought high
and one TBRG (Baud Rate Generator rollover count)
later, the SDA pin will be deasserted. When the SDA
pin is sampled high while SCL is high, the P bit
(SSPSTAT<4>) is set. A TBRG later, the PEN bit is
cleared and the SSPIF bit is set (Figure 21-26).
21.4.13.1
WCOL Status Flag
If the user writes the SSPBUF when a Stop sequence
is in progress, then the WCOL bit is set and the
contents of the buffer are unchanged (the write doesn’t
occur).
FIGURE 21-25:
ACKNOWLEDGE SEQUENCE WAVEFORM
FIGURE 21-26:
STOP CONDITION RECEIVE OR TRANSMIT MODE
Note:
TBRG = one Baud Rate Generator period.
SDA
SCL
SSPIF set at
Acknowledge sequence starts here,
write to SSPCON2,
ACKEN automatically cleared
Cleared in
TBRG
the end of receive
8
ACKEN = 1, ACKDT = 0
D0
9
SSPIF
software
SSPIF set at the end
of Acknowledge sequence
Cleared in
software
ACK
SCL
SDA
SDA asserted low before rising edge of clock
Write to SSPCON2,
set PEN
Falling edge of
SCL = 1 for TBRG, followed by SDA = 1 for TBRG
9th clock
SCL brought high after TBRG
Note:
TBRG = one Baud Rate Generator period.
TBRG
after SDA sampled high. P bit (SSPSTAT<4>) is set
TBRG
to set up Stop condition
ACK
P
TBRG
PEN bit (SSPCON2<2>) is cleared by
hardware and the SSPIF bit is set
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