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参数资料
| 型号： | PK40X256VLQ100 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 18/78页 |
| 文件大小： | 0K |
| 描述： | IC ARM CORTEX MCU 256K 144-LQFP |
| 产品培训模块： | Kinetis® Cortex-M4 Microcontroller Family |
| 标准包装： | 90 |
| 系列： | Kinetis |
| 核心处理器： | ARM? Cortex?-M4 |
| 芯体尺寸： | 32-位 |
| 速度： | 100MHz |
| 连通性： | CAN，EBI/EMI，I²C，IrDA，SDHC，SPI，UART/USART，USB，USB OTG |
| 外围设备： | DMA，I²S，LCD，LVD，POR，PWM，WDT |
| 输入/输出数： | 98 |
| 程序存储器容量： | 256KB（256K x 8） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 4K x 8 |
| RAM 容量： | 64K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.71 V ~ 3.6 V |
| 数据转换器： | A/D 33x16b，D/A 2x12b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 144-LQFP |
| 包装： | 托盘 |
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6.1.2 JTAG electricals
Table 13. JTAG limited voltage range electricals
Symbol
Description
Min.
Max.
Unit
Operating voltage
2.7
3.6
V
J1
TCLK frequency of operation
Boundary Scan
JTAG and CJTAG
Serial Wire Debug
0
10
25
50
MHz
J2
TCLK cycle period
1/J1
—
ns
J3
TCLK clock pulse width
Boundary Scan
JTAG and CJTAG
Serial Wire Debug
50
20
10
—
ns
J4
TCLK rise and fall times
—
3
ns
J5
Boundary scan input data setup time to TCLK rise
20
—
ns
J6
Boundary scan input data hold time after TCLK rise
0
—
ns
J7
TCLK low to boundary scan output data valid
—
25
ns
J8
TCLK low to boundary scan output high-Z
—
25
ns
J9
TMS, TDI input data setup time to TCLK rise
8
—
ns
J10
TMS, TDI input data hold time after TCLK rise
1
—
ns
J11
TCLK low to TDO data valid
—
17
ns
J12
TCLK low to TDO high-Z
—
17
ns
J13
TRST assert time
100
—
ns
J14
TRST setup time (negation) to TCLK high
8
—
ns
Table 14. JTAG full voltage range electricals
Symbol
Description
Min.
Max.
Unit
Operating voltage
1.71
3.6
V
J1
TCLK frequency of operation
Boundary Scan
JTAG and CJTAG
Serial Wire Debug
0
10
20
40
MHz
J2
TCLK cycle period
1/J1
—
ns
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Peripheral operating requirements and behaviors
K40 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.
Freescale Semiconductor, Inc.
25
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参数描述 |
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