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参数资料
| 型号： | PK60N256VMD100 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 32/79页 |
| 文件大小： | 0K |
| 描述： | IC ARM CORTEX MCU 256K 144-MAP |
| 产品培训模块： | Kinetis® Cortex-M4 Microcontroller Family |
| 标准包装： | 1 |
| 系列： | Kinetis |
| 核心处理器： | ARM? Cortex?-M4 |
| 芯体尺寸： | 32-位 |
| 速度： | 100MHz |
| 连通性： | CAN，EBI/EMI，以太网，I²C，IrDA，SDHC，SPI，UART/USART，USB，USB OTG |
| 外围设备： | DMA，I²S，LVD，POR，PWM，WDT |
| 输入/输出数： | 100 |
| 程序存储器容量： | 256KB（256K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 64K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.71 V ~ 3.6 V |
| 数据转换器： | A/D 33x16b，D/A 2x12b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 144-LBGA |
| 包装： | 托盘 |
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Table 24. EzPort switching specifications (continued)
Num
Description
Min.
Max.
Unit
EP1
EZP_CK frequency of operation (all commands except
READ)
—
fSYS/2
MHz
EP1a
EZP_CK frequency of operation (READ command)
—
fSYS/8
MHz
EP2
EZP_CS negation to next EZP_CS assertion
2 x tEZP_CK
—
ns
EP3
EZP_CS input valid to EZP_CK high (setup)
5
—
ns
EP4
EZP_CK high to EZP_CS input invalid (hold)
5
—
ns
EP5
EZP_D input valid to EZP_CK high (setup)
2
—
ns
EP6
EZP_CK high to EZP_D input invalid (hold)
5
—
ns
EP7
EZP_CK low to EZP_Q output valid
—
16
ns
EP8
EZP_CK low to EZP_Q output invalid (hold)
0
—
ns
EP9
EZP_CS negation to EZP_Q tri-state
—
12
ns
EP2
EP3
EP4
EP5
EP6
EP7
EP8
EP9
EZP_CK
EZP_CS
EZP_Q (output)
EZP_D (input)
Figure 10. EzPort Timing Diagram
6.4.3 Flexbus Switching Specifications
All processor bus timings are synchronous; input setup/hold and output delay are given in
respect to the rising edge of a reference clock, FB_CLK. The FB_CLK frequency may be
the same as the internal system bus frequency or an integer divider of that frequency.
Peripheral operating requirements and behaviors
K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.
38
Freescale Semiconductor, Inc.
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PDF描述 |
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