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参数资料
| 型号： | PK60X256VMD100 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 59/79页 |
| 文件大小： | 0K |
| 描述： | IC ARM CORTEX MCU 256K 144-MAP |
| 产品培训模块： | Kinetis® Cortex-M4 Microcontroller Family |
| 标准包装： | 1 |
| 系列： | Kinetis |
| 核心处理器： | ARM? Cortex?-M4 |
| 芯体尺寸： | 32-位 |
| 速度： | 100MHz |
| 连通性： | CAN，EBI/EMI，以太网，I²C，IrDA，SDHC，SPI，UART/USART，USB，USB OTG |
| 外围设备： | DMA，I²S，LVD，POR，PWM，WDT |
| 输入/输出数： | 100 |
| 程序存储器容量： | 256KB（256K x 8） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 4K x 8 |
| RAM 容量： | 64K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.71 V ~ 3.6 V |
| 数据转换器： | A/D 33x16b，D/A 2x12b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 105°C |
| 封装/外壳： | 144-LBGA |
| 包装： | 托盘 |
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First data
Last data
First data
Data
Last data
Data
DS15
DS10
DS9
DS16
DS11
DS12
DS14
DS13
DSPI_SS
DSPI_SCK
(CPOL=0)
DSPI_SOUT
DSPI_SIN
Figure 25. DSPI classic SPI timing — slave mode
6.8.8 Inter-Integrated Circuit Interface (I2C) timing
Table 46. I 2C timing
Characteristic
Symbol
Standard Mode
Fast Mode
Unit
Minimum
Maximum
Minimum
Maximum
SCL Clock Frequency
fSCL
0
100
0
400
kHz
Hold time (repeated) START condition.
After this period, the first clock pulse is
generated.
tHD; STA
4
—
0.6
—
s
LOW period of the SCL clock
tLOW
4.7
—
1.3
—
s
HIGH period of the SCL clock
tHIGH
4
—
0.6
—
s
Set-up time for a repeated START
condition
tSU; STA
4.7
—
0.6
—
s
Data hold time for I2C bus devices
tHD; DAT
01
03
0.91
s
Data set-up time
tSU; DAT
—
—
ns
Rise time of SDA and SCL signals
tr
—
1000
20 +0.1Cb6
300
ns
Fall time of SDA and SCL signals
tf
—
300
20 +0.1Cb5
300
ns
Set-up time for STOP condition
tSU; STO
4
—
0.6
—
s
Bus free time between STOP and
START condition
tBUF
4.7
—
1.3
—
s
Pulse width of spikes that must be
suppressed by the input filter
tSP
N/A
0
50
ns
1. The master mode I2C deasserts ACK of an address byte simultaneously with the falling edge of SCL. If no slaves
acknowledge this address byte, then a negative hold time can result, depending on the edge rates of the SDA and SCL
lines.
2. The maximum tHD; DAT must be met only if the device does not stretch the LOW period (tLOW) of the SCL signal.
3. Input signal Slew = 10ns and Output Load = 50pf
4. Set-up time in slave-transmitter mode is 1 IPBus clock period, if the TX FIFO is empty.
5. A Fast mode I2C bus device can be used in a Standard mode I2C bus system, but the requirement tSU; DAT ≥ 250 ns must
then be met. This is automatically the case if the device does not stretch the LOW period of the SCL signal. If such a
device does stretch the LOW period of the SCL signal, then it must output the next data bit to the SDA line trmax + tSU; DAT
= 1000 + 250 = 1250 ns (according to the Standard mode I2C bus specification) before the SCL line is released.
Peripheral operating requirements and behaviors
K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.
62
Freescale Semiconductor, Inc.
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PDF描述 |
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