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参数资料
| 型号： | PM7366-PI |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER |
| 中文描述： | 8 CHANNEL(S), 64K bps, SERIAL COMM CONTROLLER, PBGA272 |
| 封装： | 27 X 27 MM, 2.33 MM HEIGHT, PLASTIC, BGA-272 |
| 文件页数： | 24/286页 |
| 文件大小： | 2243K |
| 代理商： | PM7366-PI |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页当前第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页
RELEASED
DATA SHEET
PM7366 FREEDM-8
ISSUE 4
PMC-1970930
FRAME ENGINE AND DATA LINK MANAGER
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA,INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
11
8
PIN DESCRIPTION
Table 1 – Line Side Interface Signals (36)
Pin No.
Pin Name
Type
-PI
-BI
Function
RCLK[0]
RCLK[1]
RCLK[2]
RCLK[3]
RCLK[4]
RCLK[5]
RCLK[6]
RCLK[7]
Input
G1
G3
F2
F3
E2
D1
D2
B4
H17
F20
F18
E19
E18
D19
D18
D16
The receive line clock signals (RCLK[7:0]) contain the
recovered line clock for the 8 independently timed
links. Processing of the receive links is on a priority
basis, in descending order from RCLK[0] to RCLK[7].
Therefore, the highest rate link should be connected
to RCLK[0] and the lowest to RCLK[7]. RD[7:0] is
sampled on the rising edge of the corresponding
RCLK[7:0] clock.
For channelised T1 or E1 links, RCLK[n] must be
gapped during the framing bit (for T1 interfaces) or
during time-slot 0 (for E1 interfaces) of the RD[n]
stream. The FREEDM-8 uses the gapping
information to determine the time-slot alignment in
the receive stream. RCLK[7:0] is nominally a 50%
duty cycle clock of 1.544 MHz for T1 links and 2.048
MHz for E1 links.
For unchannelised links, RCLK[n] must be externally
gapped during the bits or time-slots that are not part
of the transmission format payload (i.e. not part of the
HDLC packet). RCLK[2:0] is nominally a 50% duty
cycle clock between 0 and 52 MHz. RCLK[7:3] is
nominally a 50% duty cycle clock between 0 and 10
MHz.
相关PDF资料 |
PDF描述 |
|---|---|
| PM7367-PI | DIODE 1N4002 RECTIFYING |
| PM7367 | 32 link, 32 Channel Data Link Manager with PCI Interface |
| PM7375 | ATM SAR and PHY Processor for PCI Bus |
| PM7375-SC | LOCAL ATM SAR & PHYSICAL LAYER |
| PM7380 | FRAME ENGINE AND DATA LINK MANAGER 32P672 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PM7367 | 制造商:PMC 制造商全称:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
| PM7367-PI | 制造商:PMC 制造商全称:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
| PM-737 | 制造商:Eclipse Tools 功能描述: |
| PM7375 | 制造商:PMC 制造商全称:PMC 功能描述:LOCAL ATM SAR & PHYSICAL LAYER |
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