XC6SLX4-2TQG144C
XILINX
2013
QFP
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时钟管理每个Spartan-6的FPGA具有多达6个CMT ,每组两个DCM和一个PLL ,它可单独使用或级联。DCM将DCM提供了四个阶段的输入频率( CLKIN)的:移0°,90 °,180 °和270 °( CLK0 , CLK90 , CLK180 ,并CLK270 ) 。它也提供了一个倍频CLK2X及其互补CLK2X180 。的CLKDV输出提供一个分数的时钟频率可以被逐步对准CLK0 。分数是可编程为从2每个整数至16,以及1.5 , 2.5 , 3.5 。 。 。 7.5 。 CLKIN可任选通过2.将DCM划分可以在一个时钟是一个零延迟时钟缓冲器信号驱动CLKIN ,而CLK0输出被反馈到CLKFB输入
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