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参数资料
| 型号： | PSD8135V12JT |
| 厂商： | 意法半导体 |
| 英文描述： | Flash In-System Programmable ISP Peripherals For 8-bit MCUs |
| 中文描述： | Flash在系统可编程ISP的外设的8位微控制器 |
| 文件页数： | 96/110页 |
| 文件大小： | 1685K |
| 代理商： | PSD8135V12JT |
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PSD813F1
96/110
Figure 50. Peripheral I/O WRITE Timing
Table 65. Port A Peripheral Data Mode WRITE Timing (5V devices)
Note: 1. RD has the same timing as DS, LDS, UDS, and PSEN (in 8031 combined mode).
2. WR has the same timing as the E, LDS, UDS, WRL, and WRH signals.
3. Any input used to select Port A Data Peripheral mode.
4. Data is already stable on Port A.
5. Data stable on ADIO pins to data on Port A.
Table 66. Port A Peripheral Data Mode WRITE Timing (3V devices)
Note: 1. RD has the same timing as DS, LDS, UDS, and PSEN (in 8031 combined mode) signals.
2. WR has the same timing as the E, LDS, UDS, WRL, and WRH signals.
3. Any input used to select Port A Data Peripheral mode.
4. Data is already stable on Port A.
5. Data stable on ADIO pins to data on Port A.
Symbol
Parameter
Conditions
-90
-12
-15
Unit
Min
Max
Min
Max
Min
Max
t
WLQV
–
PA
WR to Data Propagation Delay
(Note
2
)
35
38
40
ns
t
DVQV
–
PA
Data to Port A Data Propagation Delay
(Note
5
)
30
35
38
ns
t
WHQZ
–
PA
WR Invalid to Port A Tri-state
(Note
2
)
25
30
33
ns
Symbol
Parameter
Conditions
-15
-20
Unit
Min
Max
Min
Max
t
WLQV
–
PA
WR to Data Propagation Delay
(Note
2
)
45
55
ns
t
DVQV
–
PA
Data to Port A Data Propagation Delay
(Note
5
)
40
45
ns
t
WHQZ
–
PA
WR Invalid to Port A Tri-state
(Note
2
)
33
35
ns
tDVQV (PA)
tWLQV (PA)
tWHQZ (PA)
ADDRESS
DATA OUT
A/D BUS
WR
PORT A
DATA OUT
ALE/AS
AI02898
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