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参数资料
| 型号： | PSD813F3-90 |
| 厂商： | 意法半导体 |
| 英文描述： | Flash In-System Programmable (ISP) Peripherals for 8-bit MCUs, 5V |
| 中文描述： | Flash在系统可编程（ISP）的周边8位MCU，5V的 |
| 文件页数： | 99/110页 |
| 文件大小： | 1685K |
| 代理商： | PSD813F3-90 |
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PSD813F1
Table 72. ISC Timing (3V devices)
Note: 1. For non-PLD Programming, Erase or in ISC by-pass mode.
2. For Program or Erase PLD only.
Table 73. Power-down Timing (5V devices)
Note: 1. t
CLCL
is the period of CLKIN (PD1).
Table 74. Power-down Timing (3V devices)
Note: 1. t
CLCL
is the period of CLKIN (PD1).
Symbol
Parameter
Conditions
-15
-20
Unit
Min
Max
Min
Max
t
ISCCF
Clock (TCK, PC1) Frequency (except for PLD)
(Note
1
)
10
9
MHz
t
ISCCH
Clock (TCK, PC1) High Time (except for PLD)
(Note
1
)
45
51
ns
t
ISCCL
Clock (TCK, PC1) Low Time (except for PLD)
(Note
1
)
45
51
ns
t
ISCCFP
Clock (TCK, PC1) Frequency (PLD only)
(Note
2
)
2
2
MHz
t
ISCCHP
Clock (TCK, PC1) High Time (PLD only)
(Note
2
)
240
240
ns
t
ISCCLP
Clock (TCK, PC1) Low Time (PLD only)
(Note
2
)
240
240
ns
t
ISCPSU
ISC Port Set Up Time
13
15
ns
t
ISCPH
ISC Port Hold Up Time
10
10
ns
t
ISCPCO
ISC Port Clock to Output
36
40
ns
t
ISCPZV
ISC Port High-Impedance to Valid Output
36
40
ns
t
ISCPVZ
ISC Port Valid Output to
High-Impedance
36
40
ns
Symbol
Parameter
Conditions
-90
-12
-15
Unit
Min
Max
Min
Max
Min
Max
t
LVDV
ALE Access Time from Power-down
90
120
150
ns
t
CLWH
Maximum Delay from
APD Enable to Internal PDN Valid
Signal
Using CLKIN
(PD1)
15 * t
CLCL1
μs
Symbol
Parameter
Conditions
-15
-20
Unit
Min
Max
Min
Max
t
LVDV
ALE Access Time from Power-down
150
200
ns
t
CLWH
Maximum Delay from APD Enable to
Internal PDN Valid Signal
Using CLKIN
(PD1)
15 * t
CLCL1
μs
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