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参数资料
| 型号： | Q83C154DTXXX-12R |
| 厂商： | TEMIC SEMICONDUCTORS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CQFP44 |
| 文件页数： | 7/298页 |
| 文件大小： | 8529K |
| 代理商： | Q83C154DTXXX-12R |
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ATmega8A [DATASHEET]
8159E–AVR–02/2013
The design of the Output Compare Pin logic allows initialization of the OC2 state before the output is enabled. Note
that some COM21:0 bit settings are reserved for certain modes of operation. See “Register Description” on page
18.6.1
Compare Output Mode and Waveform Generation
The Waveform Generator uses the COM21:0 bits differently in normal, CTC, and PWM modes. For all modes, set-
ting the COM21:0 = 0 tells the waveform generator that no action on the OC2 Register is to be performed on the
next Compare Match. For compare output actions in the non-PWM modes refer to Table 18-3 on page 112. For
fast PWM mode, refer to Table 18-4 on page 113, and for phase correct PWM refer to Table 18-5 on page 113.
A change of the COM21:0 bits state will have effect at the first Compare Match after the bits are written. For non-
PWM modes, the action can be forced to have immediate effect by using the FOC2 strobe bits.
18.7
Modes of Operation
The mode of operation (i.e., the behavior of the Timer/Counter and the Output Compare pins) is defined by the
combination of the Waveform Generation mode (WGM21:0) and Compare Output mode (COM21:0) bits. The
Compare Output mode bits do not affect the counting sequence, while the Waveform Generation mode bits do.
The COM21:0 bits control whether the PWM output generated should be inverted or not (inverted or non-inverted
PWM). For non-PWM modes the COM21:0 bits control whether the output should be set, cleared, or toggled at a
Compare Match (see “Compare Match Output Unit” on page 103).
For detailed timing information refer to “Timer/Counter Timing Diagrams” on page 108.
18.7.1
Normal Mode
The simplest mode of operation is the Normal mode (WGM21:0 = 0). In this mode the counting direction is always
up (incrementing), and no counter clear is performed. The counter simply overruns when it passes its maximum 8-
bit value (TOP = 0xFF) and then restarts from the bottom (0x00). In normal operation the Timer/Counter Overflow
Flag (TOV2) will be set in the same timer clock cycle as the TCNT2 becomes zero. The TOV2 Flag in this case
behaves like a ninth bit, except that it is only set, not cleared. However, combined with the timer overflow interrupt
that automatically clears the TOV2 Flag, the timer resolution can be increased by software. There are no special
cases to consider in the Normal mode, a new counter value can be written anytime.
The Output Compare unit can be used to generate interrupts at some given time. Using the Output Compare to
generate waveforms in Normal mode is not recommended, since this will occupy too much of the CPU time.
18.7.2
Clear Timer on Compare Match (CTC) Mode
In Clear Timer on Compare or CTC mode (WGM21:0 = 2), the OCR2 Register is used to manipulate the counter
resolution. In CTC mode the counter is cleared to zero when the counter value (TCNT2) matches the OCR2. The
OCR2 defines the top value for the counter, hence also its resolution. This mode allows greater control of the Com-
pare Match output frequency. It also simplifies the operation of counting external events.
The timing diagram for the CTC mode is shown in Figure 18-5. The counter value (TCNT2) increases until a Com-
pare Match occurs between TCNT2 and OCR2, and then counter (TCNT2) is cleared.
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