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参数资料
| 型号： | R5F212K2SDFP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP32 |
| 封装： | 7 X 7 MM, 0.80 MM PITCH, PLASTIC, LQFP-32 |
| 文件页数： | 107/372页 |
| 文件大小： | 5139K |
| 代理商： | R5F212K2SDFP |
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ATmega165A/PA/325A/PA/3250A/PA/645A/P/6450A/P [DATASHEET]
8285E–AVR–02/2013
At the TMS input, apply the sequence 1, 0, 0 at the rising edges of TCK to enter the Shift Data Register – Shift-
DR state. While in this state, upload the selected Data Register (selected by the present JTAG instruction in the
JTAG Instruction Register) from the TDI input at the rising edge of TCK. In order to remain in the Shift-DR state,
the TMS input must be held low during input of all bits except the MSB. The MSB of the data is shifted in when
this state is left by setting TMS high. While the Data Register is shifted in from the TDI pin, the parallel inputs to
the Data Register captured in the Capture-DR state is shifted out on the TDO pin
Apply the TMS sequence 1, 1, 0 to re-enter the Run-Test/Idle state. If the selected Data Register has a latched
parallel-output, the latching takes place in the Update-DR state. The Exit-DR, Pause-DR, and Exit2-DR states are
only used for navigating the state machine
As shown in the state diagram, the Run-Test/Idle state need not be entered between selecting JTAG instruction
and using Data Registers, and some JTAG instructions may select certain functions to be performed in the Run-
Test/Idle, making it unsuitable as an Idle state.
Note:
Independent of the initial state of the TAP Controller, the Test-Logic-Reset state can always be entered by holding TMS
high for five TCK clock periods.
For detailed information on the JTAG specification, refer to the literature listed in ”Bibliography” on page 214.
24.5
Using the Boundary-scan Chain
A complete description of the Boundary-scan capabilities are given in the section ”IEEE 1149.1 (JTAG) Boundary-
24.6
Using the On-chip Debug System
As shown in Figure 24-1 on page 210, the hardware support for On-chip Debugging consists mainly of
A scan chain on the interface between the internal AVR CPU and the internal peripheral units
Break Point unit
Communication interface between the CPU and JTAG system
All read or modify/write operations needed for implementing the Debugger are done by applying AVR instructions
via the internal AVR CPU Scan Chain. The CPU sends the result to an I/O memory mapped location which is part
of the communication interface between the CPU and the JTAG system.
The Break Point Unit implements Break on Change of Program Flow, Single Step Break, two Program Memory
Break Points, and two combined Break Points. Together, the four Break Points can be configured as either:
4 single Program Memory Break Points
3 Single Program Memory Break Point + 1 single Data Memory Break Point
2 single Program Memory Break Points + 2 single Data Memory Break Points
2 single Program Memory Break Points + 1 Program Memory Break Point with mask (“range Break Point”)
2 single Program Memory Break Points + 1 Data Memory Break Point with mask (“range Break Point”)
A debugger, like the AVR Studio, may however use one or more of these resources for its internal purpose, leaving
less flexibility to the end-user.
A list of the On-chip Debug specific JTAG instructions is given in ”On-chip Debug Specific JTAG Instructions” on
The JTAGEN Fuse must be programmed to enable the JTAG Test Access Port. In addition, the OCDEN Fuse must
be programmed and no Lock bits must be set for the On-chip debug system to work. As a security feature, the On-
chip debug system is disabled when either of the LB1 or LB2 Lock bits are set. Otherwise, the On-chip debug sys-
tem would have provided a back-door into a secured device.
The AVR Studio enables the user to fully control execution of programs on an AVR device with On-chip Debug
capability, AVR In-Circuit Emulator, or the built-in AVR Instruction Set Simulator. AVR Studio supports source
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相关代理商/技术参数 |
参数描述 |
|---|---|
| R5F212K2SDFP#V2 | 功能描述:MCU 8KB ROM 1KB RAM 32-LQFP RoHS:是 类别:集成电路 (IC) >> 嵌入式 - 微控制器， 系列:R8C/2x/2K 标准包装:250 系列:80C 核心处理器:8051 芯体尺寸:8-位 速度:16MHz 连通性:EBI/EMI，I²C，UART/USART 外围设备:POR，PWM，WDT 输入/输出数:40 程序存储器容量:- 程序存储器类型:ROMless EEPROM 大小:- RAM 容量:256 x 8 电压 - 电源 (Vcc/Vdd):4.5 V ~ 5.5 V 数据转换器:A/D 8x10b 振荡器型:内部 工作温度:-40°C ~ 85°C 封装/外壳:68-LCC（J 形引线） 包装:带卷 (TR) |
| R5F212K2SDFP#X6 | 功能描述:MCU 8KB ROM 1KB RAM 32-LQFP RoHS:是 类别:集成电路 (IC) >> 嵌入式 - 微控制器， 系列:R8C/2x/2K 标准包装:300 系列:78K0R/Ix3 核心处理器:78K/0R 芯体尺寸:16-位 速度:40MHz 连通性:3 线 SIO，I²C，LIN，UART/USART 外围设备:DMA，LVD，POR，PWM，WDT 输入/输出数:27 程序存储器容量:16KB（16K x 8） 程序存储器类型:闪存 EEPROM 大小:- RAM 容量:1K x 8 电压 - 电源 (Vcc/Vdd):2.7 V ~ 5.5 V 数据转换器:A/D 8x10b 振荡器型:内部 工作温度:-40°C ~ 85°C 封装/外壳:38-SSOP 包装:托盘 |
| R5F212K2SDXXXFP | 制造商:RENESAS 制造商全称:Renesas Technology Corp 功能描述:RENESAS MCU R8C FAMILY / R8C/2x SERIES |
| R5F212K2SNFP | 制造商:RENESAS 制造商全称:Renesas Technology Corp 功能描述:RENESAS MCU R8C FAMILY / R8C/2x SERIES |
| R5F212K2SNFP#U0 | 制造商:Renesas Electronics Corporation 功能描述:MCU 16-bit R8C CISC 8KB Flash 3.3V/5V 32-Pin LQFP Tray 制造商:Renesas Electronics Corporation 功能描述:IC MCU 16BIT 8KB FLASH 32LQFP |
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