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参数资料
| 型号： | R5F71424AK64FPV |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 64 MHz, RISC MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件页数： | 26/123页 |
| 文件大小： | 6757K |
| 代理商： | R5F71424AK64FPV |
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191
ATmega165A/PA/325A/PA/3250A/PA/645A/P/6450A/P [DATASHEET]
8285E–AVR–02/2013
make the comparator trigger the Timer/Counter1 Input Capture interrupt, the ICIE1 bit in the Timer Interrupt Mask
Register (TIMSK1) must be set.
Bits 1, 0 – ACIS1, ACIS0: Analog Comparator Interrupt Mode Select
These bits determine which comparator events that trigger the Analog Comparator interrupt. The different settings
are shown in Table 22-2 on page 191.
When changing the ACIS1/ACIS0 bits, the Analog Comparator Interrupt must be disabled by clearing its Interrupt
Enable bit in the ACSR Register. Otherwise an interrupt can occur when the bits are changed.
22.2.3
DIDR1 – Digital Input Disable Register 1
Bit 1, 0 – AIN1D, AIN0D: AIN1, AIN0 Digital Input Disable
When this bit is written logic one, the digital input buffer on the AIN1/0 pin is disabled. The corresponding PIN Reg-
ister bit will always read as zero when this bit is set. When an analog signal is applied to the AIN1/0 pin and the
digital input from this pin is not needed, this bit should be written logic one to reduce power consumption in the dig-
ital input buffer.
Table 22-2.
ACIS1/ACIS0 settings.
ACIS1
ACIS0
Interrupt Mode
0
Comparator Interrupt on Output Toggle.
01
Reserved
1
0
Comparator Interrupt on Falling Output Edge.
1
Comparator Interrupt on Rising Output Edge.
Bit
765
432
10
(0x7F)
–
AIN1D
AIN0D
DIDR1
Read/Write
RR
RRR
R
R/W
Initial Value
000
00
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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