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参数资料
| 型号： | S9S08DZ128F2MLL |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 353/458页 |
| 文件大小： | 0K |
| 描述： | MCU 128K FLASH AUTO 100-LQFP |
| 标准包装： | 90 |
| 系列： | S08 |
| 核心处理器： | S08 |
| 芯体尺寸： | 8-位 |
| 速度： | 40MHz |
| 连通性： | CAN，I²C，LIN，SCI，SPI |
| 外围设备： | LVD，POR，PWM，WDT |
| 输入/输出数： | 87 |
| 程序存储器容量： | 128KB（128K x 8） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 2K x 8 |
| RAM 容量： | 8K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 数据转换器： | A/D 24x12b |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 100-LQFP |
| 包装： | 托盘 |
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Chapter 18 Debug Module (S08DBGV3) (128K)
MC9S08DZ128 Series Data Sheet, Rev. 1
416
Freescale Semiconductor
in the DBGCNT register at the end of a trace run, the number of valid words can be determined. The FIFO
data is read by optionally reading the DBGFX and DBGFH registers followed by the DBGFL register.
Each time the DBGFL register is read the FIFO is shifted to allow reading of the next word however the
count does not decrement. In event-only trigger modes where the FIFO will contain only the data bus
values stored, to read the FIFO only DBGFL needs to be accessed.
The FIFO is normally only read while ARM and ARMF=0, however reading the FIFO while the DBG
module is armed will return the data value in the oldest location of the FIFO and the TBC will not allow
the FIFO to shift. This action could cause a valid entry to be lost because the unexpected read blocked the
FIFO advance.
If the DBG module is not armed and the DBGFL register is read, the TBC will store the current opcode
address. Through periodic reads of the DBGFX, DBGFH, and DBGFL registers while the DBG module
is not armed, host software can provide a histogram of program execution. This is called prole mode.
Since the full 17-bit address and the signal that indicates whether an address is in paged extended memory
are captured on each FIFO store, prole mode works correctly over the entire extended memory map.
18.4.6
Interrupt Priority
When TRGSEL is set and the DBG module is armed to trigger on begin- or end-trigger types, a trigger is
not detected in the condition where a pending interrupt occurs at the same time that a target address reaches
the top of the instruction pipe. In these conditions, the pending interrupt has higher priority and code
execution switches to the interrupt service routine.
When TRGSEL is clear and the DBG module is armed to trigger on end-trigger types, the trigger event is
detected on a program fetch of the target address, even when an interrupt becomes pending on the same
cycle. In these conditions, the pending interrupt has higher priority, the exception is processed by the core
and the interrupt vector is fetched. Code execution is halted before the rst instruction of the interrupt
service routine is executed. In this scenario, the DBG module will have cleared ARM without having
recorded the change-of-ow that occurred as part of the interrupt exception. Note that the stack will hold
the return addresses and can be used to reconstruct execution ow in this scenario.
When TRGSEL is clear and the DBG module is armed to trigger on begin-trigger types, the trigger event
is detected on a program fetch of the target address, even when an interrupt becomes pending on the same
cycle. In this scenario, the FIFO captures the change of ow event. Because the system is congured for
begin-trigger, the DBG remains armed and does not break until the FIFO has been lled by subsequent
change of ow events.
18.5
Resets
The DBG module cannot cause an MCU reset.
There are two different ways this module will respond to reset depending upon the conditions before the
reset event. If the DBG module was setup for an end trace run with DBGEN=1 and BEGIN=0, ARM,
ARMF, and BRKEN are cleared but the reset function on most DBG control and status bits is overridden
so a host development system can read out the results of the trace run after the MCU has been reset. In all
other cases including POR, the DBG module controls are initialized to start a begin trace run starting from
when the reset vector is fetched. The conditions for the default begin trace run are:
相关PDF资料 |
PDF描述 |
|---|---|
| MC9S08DV32CLF | IC MCU 32K FLASH 2K RAM 48-LQFP |
| IDTNW6005AS | IC CALLER ID DECODER 20-SOIC |
| HR25A-7R-6PA | CONN RCPT 6POS MALE SLD PCB |
| VI-B1B-IY-F3 | CONVERTER MOD DC/DC 95V 50W |
| VE-26L-IY-F4 | CONVERTER MOD DC/DC 28V 50W |
相关代理商/技术参数 |
参数描述 |
|---|---|
| S9S08DZ128F2VLL | 功能描述:8位微控制器 -MCU 8 BIT 128K FLS/2K EEPROM RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
| S9S08DZ128F2VLLR | 制造商:Freescale Semiconductor 功能描述:8 BIT 128K FLS/2K EEP CA - Tape and Reel |
| S9S08DZ16F1CLC | 功能描述:8位微控制器 -MCU 16K FLASH, 4K RAM, 32PIN RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
| S9S08DZ16F1MLC | 功能描述:8位微控制器 -MCU 16K FLASH 4K RAM 32PIN RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
| S9S08DZ16F1MLCR | 制造商:Freescale Semiconductor 功能描述:16K FLASH, 4K RAM, 32PIN - Tape and Reel |
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