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参数资料
| 型号： | SAF-C161S-L25M |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, 25 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | PLASTIC, MQFP-80 |
| 文件页数： | 61/75页 |
| 文件大小： | 1315K |
| 代理商： | SAF-C161S-L25M |
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C161S
Timing Characteristics
Data Sheet
60
V1.0, 2003-11
Table 18
Demultiplexed Bus (Standard Supply Voltage Range)
(Operating Conditions apply)
ALE cycle time = 4 TCL + 2
t
A + tC + tF (80 ns at 25 MHz CPU clock without waitstates)
Parameter
Symbol
Max. CPU Clock
= 25 MHz
Variable CPU Clock
1 / 2TCL = 1 to 25 MHz
Unit
Min.
Max.
Min.
Max.
ALE high time
t
5
CC 10 +
t
A
–
TCL - 10
+
t
A
–
ns
Address setup to ALE
t
6
CC 4 +
t
A
–
TCL - 16
+
t
A
–
ns
ALE falling edge to RD,
WR (with RW-delay)
t
8
CC 10 +
t
A
–
TCL - 10
+
t
A
–
ns
ALE falling edge to RD,
WR (no RW-delay)
t
9
CC -10 +
t
A
–
-10
+
t
A
–
ns
RD, WR low time
(with RW-delay)
t
12
CC 30 +
t
C
–
2TCL - 10
+
t
C
–
ns
RD, WR low time
(no RW-delay)
t
13
CC 50 +
t
C
–
3TCL - 10
+
t
C
–
ns
RD to valid data in
(with RW-delay)
t
14
SR –
20 +
t
C
–
2TCL - 20
+
t
C
ns
RD to valid data in
(no RW-delay)
t
15
SR –
40 +
t
C
–
3TCL - 20
+
t
C
ns
ALE low to valid data in
t
16
SR –
40 +
t
A + tC
–
3TCL - 20
+
t
A + tC
ns
Address to valid data in
t
17
SR –
50 +
2
t
A + tC
–
4TCL - 30
+ 2
t
A + tC
ns
Data hold after RD
rising edge
t
18
SR 0
–
0
–
ns
Data float after RD rising
edge (with RW-delay
1))
t
20
SR –
26 +
2
t
A + tF
–
2TCL - 14
+ 22
t
A
+
t
F
ns
Data float after RD rising
edge (no RW-delay
1))
t
21
SR –
10 +
2
t
A + tF
–
TCL - 10
+ 22
t
A
+
t
F
ns
Data valid to WR
t
22
CC 20 +
t
C
–
2TCL - 20
+
t
C
–
ns
相关PDF资料 |
PDF描述 |
|---|---|
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