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参数资料
| 型号： | SAF-C515-LN |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, 16 MHz, MICROCONTROLLER, PQCC68 |
| 封装： | PLASTIC, LCC-68 |
| 文件页数： | 137/162页 |
| 文件大小： | 771K |
| 代理商： | SAF-C515-LN |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页当前第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页
Semiconductor Group
6-33
On-Chip Peripheral Components
C515
Figure 6-17
Function of Compare Mode 0
6.2.2.3.2 Modulation Range in Compare Mode 0
Generally it can be said that for every PWM generation in compare mode 0 with n-bit wide compare
registers there are 2n different settings for the duty cycle. Starting with a constant low level (0%duty
cycle) as the first setting, the maximum possible duty cycle then would be :
(1 - 1/2n) x 100%
This means that a variation of the duty cycle from 0% to real 100% can never be reached if the
compare register and timer register have the same length. There is always a spike which is as long
as the timer clock period.
This “spike“ may either appear when the compare register is set to the reload value (limiting the
lower end of the modulation range) or it may occur at the end of a timer period. In a timer 2/CCx
register configuration in compare mode 0 this spike is divided into two halves: one at the beginning
when the contents of the compare register is equal to the reload value of the timer; the other half
when the compare register is equal to the maximum value of the timer register (here: FFFFH).
Please refer to figure 6-18 where the maximum and minimum duty cycle of a compare output signal
is illustrated. Timer 2 is incremented with the machine clock (fosc/12), thus at 24-MHz operational
frequency, these spikes are both approx. 250 ns long.
MCT01906
Timer Count = FFFF
Timer Count =
Compare Value
Contents
of
Timer 2
Timer Count = Reload Value
Interrupt can be generated
on overflow
Compare
Output
(P1.x/CCx)
Interrupt can be generated
on compare-match
~ ~
H
相关PDF资料 |
PDF描述 |
|---|---|
| SAH-C515-LN | 8-BIT, 16 MHz, MICROCONTROLLER, PQCC68 |
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| SAB-XC164CM-8F40F | 16-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP64 |
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参数描述 |
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| SAF-C517A-LM | 制造商:INFINEON 制造商全称:Infineon Technologies AG 功能描述:8-Bit CMOS Microcontroller |
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