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参数资料
| 型号： | SAK-XC2765X-72F80LAA |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP100 |
| 封装： | 0.50 MM PITCH, GREEN, PLASTIC, LQFP-100 |
| 文件页数： | 8/123页 |
| 文件大小： | 1000K |
| 代理商： | SAK-XC2765X-72F80LAA |
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XC2765X
XC2000 Family Derivatives / Base Line
Electrical Parameters
Data Sheet
105
V2.0, 2009-03
Table 31
External Bus Cycle Timing for Upper Voltage Range
Parameter
Symbol
Limits
Unit Note
Min.
Typ.
Max.
Output valid delay for:
RD, WR(L/H)
t
10 CC
–
13
ns
Output valid delay for:
BHE, ALE
t
11 CC
–
14
ns
Address output valid delay for:
A23 … A16, A15 … A0
t
12 CC
–
14
ns
Address output valid delay for:
AD15 … AD0
t
13 CC
–
15
ns
Output valid delay for:
CS
t
14 CC
–
13
ns
Data output valid delay for:
AD15 … AD0 (write data, MUX)
t
15 CC
–
15
ns
Data output valid delay for:
D15 … D0 (write data, DEMUX)
t
16 CC
–
15
ns
Output hold time for:
RD, WR(L/H)
t
20 CC
-2
8
ns
Output hold time for:
BHE, ALE
t
21 CC
-2
10
ns
Address output hold time for:
AD15 … AD0
t
23 CC
-3
8
ns
Output hold time for:
CS
t
24 CC
-3
11
ns
Data output hold time for:
D15 … D0, AD15 … AD0
t
25 CC
-3
8
ns
Input setup time for:
READY, D15 … D0, AD15 … AD0
(read data)
t
30 SR
25
–
ns
Input hold time for:
READY, D15 … D0, AD15 … AD0
(read data)1)
1) Read data are latched with the same internal clock edge that triggers the address change and the rising edge
of RD. Address changes before the end of RD have no impact on (demultiplexed) read cycles. Read data can
change after the rising edge of RD.
t
31 SR
0
–
ns
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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