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参数资料
| 型号： | SCF5250VM120 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 25/56页 |
| 文件大小： | 0K |
| 描述： | MCU 32BIT 120MHZ AUD 196-MAPBGA |
| 产品变化通告： | Product Discontinuation 24/Feb/2012 |
| 标准包装： | 126 |
| 系列： | SCF52xx |
| 核心处理器： | Coldfire V2 |
| 芯体尺寸： | 32-位 |
| 速度： | 120MHz |
| 连通性： | EBI/EMI，I²C，IDE，MMC，SPI，UART/USART |
| 外围设备： | DMA，I²S，POR，串行音频，WDT |
| 输入/输出数： | 57 |
| 程序存储器类型： | ROMless |
| RAM 容量： | 128K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.08 V ~ 1.32 V |
| 数据转换器： | A/D 6x12b |
| 振荡器型： | 内部 |
| 工作温度： | -20°C ~ 70°C |
| 封装/外壳： | 196-LBGA |
| 包装： | 托盘 |
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SCF5250 Data Sheet: Technical Data, Rev. 1.3
Freescale Semiconductor
31
I2C-bus input and output timing parameters.
Figure 8. I2C-Bus Input/Output Timing Definition Diagram
Table 26. I2C-Bus Input Timing Specifications Between SCL and SDA
Num
Characteristic
Min
Max
Units
M1
Start Condition Hold Time
2
–
bus clocks
M2
Clock Low Period
8
–
bus clocks
M3
SCL/SDA Rise Time (VIL= 0.5 V to VIH = 2.4 V)
–
1
mSec
M4
Data Hold Time
0
–
ns
M5
SCL/SDA Fall Time (VIH= 2.4 V to VIL = 0.5 V)
–
1
ms
M6
Clock High time
4
–
bus clocks
M7
Data Setup Time
0
–
ns
M8
Start Condition Setup Time (for repeated start condition only)
2
–
bus clocks
M9
Stop Condition Setup Time
2
–
bus clocks
Table 27. I2C-Bus Output Timing Specifications Between SCL and SDA
Num
Characteristic
Min
Max
Units
M11
1 Output numbers are dependent on the value programmed into the MFDR; an MFDR programmed with the maximum frequency (MFDR =
0x20) will result in minimum output timings as shown. The MBUS interface is designed to scale the actual data transition time to move it to
the middle of the SCL low period. The actual position is affected by the prescale and division values programmed into the MFDR; however,
numbers given are the minimum values.
Start Condition Hold Time
6
–
bus clocks
M21
Clock Low Period
10
–
bus clocks
M32
2 Since SCL and SDA are open-collector-type outputs, which the processor can only actively drive low, the time required for SCL or SDA to
reach a high level depends on external signal capacitance and pull-up resistor values.
SCL/SDA Rise Time (VIL= 0.5 V to VIH = 2.4 V)
note 2
mSec
M41
Data Hold Time
7
–
bus clocks
M53
3 Specified at a nominal 20 pF load.
SCL/SDA Fall Time (VIH= 2.4 V to VIL = 0.5 V)
–3
ns
M61
Clock High time
10
–
bus clocks
M71
Data Setup Time
2
–
bus clocks
M81
Start Condition Setup Time (for repeated start condition only)
20
–
bus clocks
M91
Stop Condition Setup Time
10
–
bus clocks
M2
M6
M1
M4
M7
M8
M9
M5
M3
SCL
SDA
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参数描述 |
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