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参数资料
| 型号： | SI1140DK |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 145/250页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL SI1143-A10-GM |
| 标准包装： | 1 |
| 系列： | QuickSense™ |
| 传感器类型： | 近程，红外线和环境光 |
| 接口： | USB |
| 电源电压： | 5V，USB |
| 嵌入式： | 是，MCU，8 位 |
| 已供物品： | 板 |
| 已用 IC / 零件： | C8051F800，Si1143 |
| 其它名称： | 336-1971 |
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Rev. 1.0
229
C8051F80x-83x
29.3.1. Edge-Triggered Capture Mode
In this mode, a valid transition on the CEXn pin causes the PCA to capture the value of the PCA coun-
ter/timer and load it into the corresponding module's 16-bit capture/compare register (PCA0CPLn and
PCA0CPHn). The CAPPn and CAPNn bits in the PCA0CPMn register are used to select the type of transi-
tion that triggers the capture: low-to-high transition (positive edge), high-to-low transition (negative edge),
or either transition (positive or negative edge). When a capture occurs, the Capture/Compare Flag (CCFn)
in PCA0CN is set to logic 1. An interrupt request is generated if the CCFn interrupt for that module is
enabled. The CCFn bit is not automatically cleared by hardware when the CPU vectors to the interrupt ser-
vice routine, and must be cleared by software. If both CAPPn and CAPNn bits are set to logic 1, then the
state of the Port pin associated with CEXn can be read directly to determine whether a rising-edge or fall-
ing-edge caused the capture.
Figure 29.4. PCA Capture Mode Diagram
Note:
The CEXn input signal must remain high or low for at least 2 system clock cycles to be recognized by the
hardware.
PCA0L
PCA0CPLn
PCA
Timebase
CEXn
Crossbar
Port I/O
PCA0H
Capture
PCA0CPHn
0
1
0
1
(t
o
C
F
n
)
PCA0CPMn
P
W
M
1
6
n
E
C
O
M
n
E
C
F
n
T
O
G
n
P
W
M
n
C
A
P
n
C
A
P
N
n
M
A
T
n
PCA0CN
C
F
C
R
C
F
0
C
F
2
C
F
1
PCA Interrupt
x
000 x
x
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