参数资料
| 型号： | SI3012-KS |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 3/64页 |
| 文件大小： | 0K |
| 描述： | IC LINE-SIDE DAA 16SOIC |
| 标准包装： | 48 |
| 系列： | ISOcap™ |
| 数据格式： | V.90 |
| 电源电压： | 3.3 V ~ 5 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-SOIC（0.154"，3.90mm 宽） |
| 供应商设备封装： | 16-SOIC N |
| 包装： | 管件 |
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Si3038
Rev. 2.01
11
Figure 7. AC-Link Low Power Mode Timing Diagram
Figure 8. ATE Test Mode Timing Diagram
Table 12. AC Link Timing Characteristics— Low Power Mode Timing
(VD = 3.0 to 3.6 V, VA = Charge Pump, TA = 25°C, CL = 50 pF)
Parameter
Symbol
Min
Typ
Max
Unit
End of Slot 2 to BIT_CLK, SDATA_IN
Low
Ts2_pdown
——
1.0
s
Table 13. ATE Test Mode
(VD = 3.0 to 3.6 V, VA = Charge Pump, TA = 25°C, CL = 50 pF)
Parameter1,2
Symbol
Min
Typ
Max
Unit
Setup to rising edge of RESET (also
applies to SYNC)
Tsetup2rst
15.0
—
ns
Rising edge of RESET to Hi-Z delay
Toff
—
25.0
ns
Notes:
1. All AC link signals are normally low through the trailing edge of RESET. Bringing SDATA_OUT high for the trailing edge
of RESET causes AC’97 AC-link outputs to go high impedance, which is suitable for ATE in circuit testing.
2. When the test mode has been entered, AC’97 must be issued another RESET with all AC-link signals low to return to
the normal operating mode.
SYNC
BIT_CLK
SDATA_OUT
SDATA_IN
Slot 1 Slot 2
Write to
0x56
Data
MLNK
Don't care
T
s2_pdow n
Note: BIT_CLK not to scale
RESET
SDATA_OUT
SDATA_IN, BIT_CLK
T
setup2rst
Hi-Z
T
off
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PDF描述 |
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参数描述 |
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| SI3012-KT | 制造商:未知厂家 制造商全称:未知厂家 功能描述:GLOBAL MC 97 SILICON DAA |
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