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参数资料
| 型号： | SI3216-GT |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 34/122页 |
| 文件大小： | 0K |
| 描述： | IC SLIC/CODEC 1CH 38TSSOP |
| 标准包装： | 50 |
| 系列： | ProSLIC® |
| 功能： | 用户线路接口概念（SLIC），CODEC |
| 接口： | GCI，PCM，SPI |
| 电路数： | 1 |
| 电源电压： | 3.13 V ~ 5.25 V |
| 电流 - 电源： | 88mA |
| 功率（瓦特）： | 700mW |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 38-TFSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 38-TSSOP |
| 包装： | 管件 |
| 包括： | 音频音调生成，BORSCHT 功能，FSK 生成，振铃和电池电压生成 |
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Si3216
Rev. 1.0
19
Not
Recommended
fo
r N
ew
D
esi
gn
s
Figure 9. SPI Timing Diagram
Table 12. Switching Characteristics—PCM Highway Serial Interface
VD = 3.13 to 5.25 V, TA = 0 to 70 °C for K-Grade, –40 to 85 °C for B-Grade, CL =20 pF
Parameter
Symbol
Test
Conditions
Min 1
Typ 1
Max 1
Units
PCLK Frequency
1/tc
—
0.256
0.512
0.768
1.024
1.536
2.048
4.096
8.192
—
MHz
PCLK Duty Cycle Tolerance
tdty
40
50
60
%
PCLK Period Jitter Tolerance
tjitter
–120
—
120
ns
Rise Time, PCLK
tr
——
25
ns
Fall Time, PCLK
tf
——
25
ns
Delay Time, PCLK Rise to DTX Active
td1
——
20
ns
Delay Time, PCLK Rise to DTX
Transition
td2
——
20
ns
Delay Time, PCLK Rise to DTX Tri-state2
td3
——
20
ns
Setup Time, FSYNC to PCLK Fall
tsu1
25
—
ns
Hold Time, FSYNC to PCLK Fall
th1
20
—
ns
Setup Time, DRX to PCLK Fall
tsu2
25
—
ns
Hold Time, DRX to PCLK Fall
th2
20
—
ns
Notes:
1. All timing is referenced to the 50% level of the waveform. Input test levels are VIH – VI/O –0.4 V, VIL =0.4 V.
2. Spec applies to PCLK fall to DTX tri-state when that mode is selected (TRI = 0).
SCLK
CS
SDI
t
h1
t
d3
SDO
t
d1
t
d2
t
su1
t
r
t
r
t
c
t
su2
t
h2
t
cs
t
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