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参数资料
| 型号： | SI5319C-C-GMR |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 3/50页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK MULT/ATTENUATOR 36QFN |
| 标准包装： | 250 |
| 系列： | DSPLL® |
| 类型： | 时钟/频率倍增器，抖动衰减器，多路复用器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH |
| 输入： | 时钟，晶体 |
| 输出： | CML，CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:1 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 346MHz |
| 电源电压： | 1.71 V ~ 3.63 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 36-VFQFN 裸露焊盘 |
| 供应商设备封装： | 36-QFN（6x6） |
| 包装： | 带卷 (TR) |
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Si5319
Rev. 1.0
11
LVCMOS Output Pins
Rise/Fall Times
tRF
CLOAD = 20pf
See Figure 2
—25
—
ns
LOSn Trigger Window
LOSTRIG
From last CKINn
to
Internal detection of LOSn
N3 ≠ 1
—
4.5 x N3
TCKIN
Time to Clear LOL
after LOS Cleared
tCLRLOL
LOS to LOL
Fold = Fnew
Stable Xa/XB reference
—10
—
ms
Device Skew
Input to Output Phase
Change Due to Tem-
perature Variation
tTEMP
Max phase changes from
–40 to +85 °C
—300
500
ps
PLL Performance
(fin=fout = 622.08 MHz; BW=120 Hz; LVPECL)
Lock Time
tLOCKMP
Start of ICAL to
of LOL
—
35
1200
ms
Output Clock Phase
Change
tP_STEP
After clock switch
f3
128 kHz
—200
—
ps
Closed Loop Jitter
Peaking
JPK
—0.05
0.1
dB
Jitter Tolerance
JTOL
Jitter Frequency
Loop
Bandwidth
5000/BW
—
ns pk-pk
Phase Noise
fout = 622.08 MHz
CKOPN
1 kHz Offset
—
–106
–87
dBc/Hz
10 kHz Offset
—
–121
–100
dBc/Hz
100 kHz Offset
—
–132
–104
dBc/Hz
1 MHz Offset
—
–132
–119
dBc/Hz
Subharmonic Noise
SPSUBH
Phase Noise @ 100 kHz
Offset
—–88
–76
dBc
Spurious Noise
SPSPUR
Max spur @ n x F3
(n
1, n x F3 < 100 MHz)
—–93
–70
dBc
Table 4. AC Specifications (Continued)
(VDD = 1.8 ± 5%, 2.5 ±10%, or 3.3 V ±10%, TA = –40 to 85 °C)
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| SI5320-EVB | 功能描述:时钟和定时器开发工具 19MHz 155MHz 622MHz Output 15/14 Scaling RoHS:否 制造商:Texas Instruments 产品:Evaluation Modules 类型:Clock Conditioners 工具用于评估:LMK04100B 频率:122.8 MHz 工作电源电压:3.3 V |
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