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参数资料
| 型号： | SI5351B-A-GM |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 25/72页 |
| 文件大小： | 0K |
| 描述： | IC CLK GEN PLL BLANK CUST 20-QFN |
| 标准包装： | 75 |
| 系列： | MultiSynth™ |
| 类型： | * |
| PLL： | 是 |
| 输入： | 晶体 |
| 输出： | CMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:8 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 133MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 2.25 V ~ 3.63 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 20-VFQFN 裸露焊盘 |
| 供应商设备封装： | 20-QFN（4x4） |
| 包装： | 管件 |
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Si5351A/B/C
Preliminary Rev. 0.95
31
Reset value = 0000 0000
Register 17. CLK1 Control
Bit
D7D6D5D4D3D2D1D0
Name
CLK1_PDN
MS1_INT
MS1_SRC
CLK1_INV
CLK1_SRC[1:0]
CLK1_IDRV[1:0]
Type
R/W
Bit
Name
Function
7
CLK1_PDN
Clock 1 Power Down.
This bit allows powering down the CLK1 output driver to conserve power when the out-
put is unused.
0: CLK1 is powered up.
1: CLK1 is powered down.
6MS1_INT
MultiSynth 1 Integer Mode.
This bit can be used to force MS1 into Integer mode to improve jitter performance. Note
that the fractional mode is necessary when a delay offset is specified for CLK1.
0: MS1 operates in fractional division mode.
1: MS1 operates in integer mode.
5
MS1_SRC
MultiSynth Source Select for CLK1.
0: Select PLLA as the source for MultiSynth0.
1: Select PLLB (Si5351A/C only) or VCXO (Si5351B only) MultiSynth0.
4
CLK1_INV
Output Clock 1 Invert.
0: Output Clock 1 is not inverted.
1: Output Clock 1 is inverted.
3:2
CLK1_SRC[1:0] Output Clock 1 Input Source.
These bits determine the input source for CLK1.
00: Select the XTAL as the clock source for CLK1. This option by-passes both synthesis
stages (PLL/VCXO & MultiSynth) and connects CLK1 directly to the oscillator which
generates an output frequency determined by the XTAL frequency.
01: Select CLKIN as the clock source for CLK1. This by-passes both synthesis stages
(PLL/VCXO & MultiSynth) and connects CLK1 directly to the CLKIN input. This essen-
tially creates a buffered output of the CLKIN input.
10: Reserved. Do not select this option.
11: Select MultiSynth 0 as the source for CLK1. Select this option when using the
Si5351 to generate free-running or synchronous clocks.
1:0
CLK1_IDRV[1:0] CLK1 Output Rise and Fall time / Drive Strength Control.
00: 2 mA
01: 4 mA
10: 6 mA
11: 8 mA
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PDF描述 |
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参数描述 |
|---|---|
| SI5351B-A-GMR | 功能描述:时钟发生器及支持产品 Dual PLL 133MHz Clk VCXO and I2C 8 Outs RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
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| Si5351B-A-GU | 功能描述:时钟发生器及支持产品 AnyRate 2 PLL 125MHz Clk w/VCXO&I2C 8out RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
| SI5351B-A-GUR | 功能描述:时钟发生器及支持产品 Dual PLL 133MHz Clk VCXO and I2C 8 Outs RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
| Si5351B-Axxxxx-GM | 功能描述:时钟发生器及支持产品 Any-Rate, Dual PLL 133MHz Clock with VCXO and I2C, 8 outputs, 20-QFN (customized) RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
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