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参数资料
| 型号： | SL28541BQC |
| 厂商： | SILICON LABORATORIES |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | OTHER CLOCK GENERATOR, QCC64 |
| 封装： | ROHS COMPLIANTQFN-64 |
| 文件页数： | 30/34页 |
| 文件大小： | 544K |
| 代理商： | SL28541BQC |
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SL28541
Rev 1.6 July 08, 2008
Page 5 of 34
64 TSSOP Pin Definition
51
SRCT7/ CR#_F
I/O,
DIF
True 100 MHz differential serial reference clocks/3.3V CR#_F Input.
Selected via CR#_E_EN/CR#_F_EN bit located in byte 6 bit 7 and 6.
When selected, CR#_E controls SRC6, CR#_F controls SRC8
52
VDD_SRC_IO
PWR
3.3V-1.05V Power supply for outputs.
53
SRCC8 / CPUC2_ITP
O, DIF Selectable complementary differential CPU or SRC clock output.
ITP_EN = 0 @ CK_PWRGD assertion = SRC8
ITP_EN = 1 @ CK_PWRGD assertion = CPU2
54
SRCT8 / CPUT2_ITP,
O, DIF Selectable True differential CPU or SRC clock output.
ITP_EN = 0 @ CK_PWRGD assertion = SRC8
ITP_EN = 1 @ CK_PWRGD assertion = CPU2
55
NC
No connect.
56
VDD_CPU_IO
PWR
3.3V-1.05V Power supply for outputs.
57
CPUC1
O, DIF Complementary differential CPU clock outputs.
Note that CPU1 is the iAMT clock and is on in that mode.
58
CPUT1
O, DIF True differential CPU clock outputs.
Note that CPU1 is the iAMT clock and is on in that mode.
59
VSS_CPU
GND
Ground for outputs.
60
CPUC0
O, DIF Complement differential CPU clock outputs.
61
CPUT0
O, DIF True differential CPU clock outputs.
62
VDD_CPU
PWR
3.3V Power supply for CPU PLL.
63
CKPWRGD / PWRDWN#
I
3.3V LVTTL input. This pin is a level sensitive strobe used to latch the FS_A,
FS_B, FS_C, GLCK_SEL and ITP_EN.
After CKPWRGD (active HIGH) assertion, this pin becomes a real-time input for
asserting power down (active LOW).
64
FSB / TEST_MODE
I
3.3V-tolerant input for CPU frequency selection / Selects Ref/N or Tri-state
when in test mode.
0 = Tri-state, 1 = Ref/N
Refer to DC Electrical Specifications table for Vil_FS and Vih_FS specifications.
64 QFN Pin Definitions (continued)
Pin No.
Name
Type
Description
Pin No.
Name
Type
Description
1
PCI_0/ CR#_A
I/O, SE 33 MHz clock/3.3V OE# Input mappable via I2C to control either SRC 0 or
SRC 2. Default PCI_0
2
VDD_PCI
PWR
3.3V Power supply for PCI PLL.
3
PCI_1/ CR#_B
I/O, SE 33 MHz clock/3.3V OE# Input mappable via I2C to control either SRC 1 or
SRC 4. Default PCI_1.
4
PCI_2/TME
I/O, SE 3.3V tolerance input for overclocking enable pin 33 MHz clock.
Refer to DC Electrical Specifications table for Vil_FS and Vih_FS specifications.
5
PCI_3
I/O, SE, 33 MHz clock.
6
PCI4 / GCLK_SEL
I/O, SE 33 MHz clock output/3.3V-tolerant input for selecting graphic clock source on pin
13, 14, 17and 18
Sampled on CKPWRGD assertion
GCLK_SEL
Pin13
Pin14
Pin17
Pin 18
0
DOT96T DOT96C SRC1T/LCD_100T SRC1C/LCD_100C
1
SRCT0
SRCC0
27M_NSS
27M_SS
相关PDF资料 |
PDF描述 |
|---|---|
| SL28555AQC | PROC SPECIFIC CLOCK GENERATOR, QCC56 |
| SL28641LFXC-2 | OTHER CLOCK GENERATOR, PQFP64 |
| SL28641ZXC-2T | OTHER CLOCK GENERATOR, PDSO64 |
| SL28641ZXC | OTHER CLOCK GENERATOR, PDSO64 |
| SL28EB740AZI | 166.67 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO56 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| SL28541BQCRT | 功能描述:时钟发生器及支持产品 Montevina, Atom RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
| SL28541BZC | 功能描述:时钟发生器及支持产品 Montevina RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
| SL28541BZC-2 | 功能描述:时钟发生器及支持产品 Montevina, Atom RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
| SL28541BZC-2T | 功能描述:时钟发生器及支持产品 Montevina, Atom RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
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