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参数资料
| 型号： | SL28641LFXC-2 |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | OTHER CLOCK GENERATOR, PQFP64 |
| 封装： | LEAD FREE, QFN-64 |
| 文件页数： | 6/40页 |
| 文件大小： | 398K |
| 代理商： | SL28641LFXC-2 |
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SL28641/
SL28641-2
PRELIMINARY
CONFIDENTIAL
Rev 1.4
Page 14 of 40
Control Registers
Byte 0: Control Register 0
Bit
@Pup
Name
Description
7
HW
FS_C
CPU Frequency Select Bit, set by HW
6
HW
FS_B
CPU Frequency Select Bit, set by HW
5
HW
FS_A
CPU Frequency Select Bit, set by HW
4
0
iAMT_EN
Set via SMBus or by combination of PWRDWN, CPU_STP, and PCI_STP
0 = Legacy Mode, 1 = iAMT Enabled
3
0
Reserved
2
0
SRC_Main_SEL
Select source for SRC clock
0 = SRC_MAIN = PLL1, PLL3_CFG Table applies
1 = SRC_MAIN = PLL3, PLL3_CFG Table does not apply
1
0
SATA_SEL
Select source of SATA clock
0 = SATA = SRC_MAIN, 1= SATA = PLL2
0
1
PD_Restore
Save Config. In powerdown
0 = Config. Cleared, 1 = Config. Saved
Byte 1: Control Register 1
Note 1: When GCLK_SEL=0, this bit is 1. When GCLK_SEL=1, this bit is 0
Bit
@Pup
Name
Description
7
Note 1
SRC0_SEL
Select for SRC0 or DOT96
0 = SRC0, 1 = DOT96
6
0
PLL1_SS_DC
Select for down or center SS
0 = Down spread, 1 = Center spread
5
0
PLL3_SS_DC
Select for down or center SS
0 = Down spread, 1 = Center spread
4
0
PLL3_CFB3
Bit 4:1 only applies when SRC_Main_SEL = 0
SeeTable 8: PLL3 / SE configuration table
3
0
PLL3_CFB2
2
1
PLL3_CFB1
1
0
PLL3_CFB0
0
1
PCI_SEL
Select source of PCI clocks
0=PLL1, 1=SRC_MAIN
Byte 2: Control Register 2
Bit
@Pup
Name
Description
7
1
REF0_OE
Output enable for REF0
0 = Output Disabled, 1 = Output Enabled
6
1
USB0_OE
Output enable for USB0
0 = Output Disabled, 1 = Output Enabled
5
1
PCIF5_OE
Output enable for PCIF5
0 = Output Disabled, 1 = Output Enabled
4
1
PCI4_OE
Output enable for PCI4
0 = Output Disabled, 1 = Output Enabled
3
1
PCI3_OE
Output enable for PCI3
0 = Output Disabled, 1 = Output Enabled
2
1
PCI2_OE
Output enable for PCI2
0 = Output Disabled, 1 = Output Enabled
1
PCI1_OE
Output enable for PCI1
0 = Output Disabled, 1 = Output Enabled
相关PDF资料 |
PDF描述 |
|---|---|
| SL28641ZXC-2T | OTHER CLOCK GENERATOR, PDSO64 |
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| SL28PCIE10ALC | 100 MHz, PROC SPECIFIC CLOCK GENERATOR, QCC32 |
| SL28PCIE10ALI | 100 MHz, PROC SPECIFIC CLOCK GENERATOR, QCC32 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| SL28647BLCT | 功能描述:时钟发生器及支持产品 Montevina RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
| SL28647CLC | 功能描述:时钟发生器及支持产品 Montevina RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
| SL28647CLCT | 功能描述:时钟发生器及支持产品 Montevina RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
| SL28748ELC | 功能描述:时钟发生器及支持产品 Calpella IronLake Jasper Forest IbexPk RoHS:否 制造商:Silicon Labs 类型:Clock Generators 最大输入频率:14.318 MHz 最大输出频率:166 MHz 输出端数量:16 占空比 - 最大:55 % 工作电源电压:3.3 V 工作电源电流:1 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:QFN-56 |
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