参数资料
型号: SSTUAF32866CHLFT
厂商: IDT, Integrated Device Technology Inc
文件页数: 28/30页
文件大小: 0K
描述: IC REGIST BUFF 25BIT DDR2 96-BGA
标准包装: 2,500
逻辑类型: 1:2 可配置寄存缓冲器
电源电压: 1.7 V ~ 1.9 V
位数: 25,14
工作温度: 0°C ~ 70°C
安装类型: 表面贴装
封装/外壳: 96-LFBGA
供应商设备封装: 96-CABGA(13.5x5.5)
包装: 带卷 (TR)
ICSSSTUAF32866C
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
COMMERCIAL TEMPERATURE GRADE
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
7
ICSSSTUAF32866C
7100/12
Parity and Standby Function Table
Inputs1
Outputs
RESET
DCS
CSR
CLK
Σ of Inputs = H
(D1 - D25)
PAR_IN2
PPO
QERR3
HL
X
↑↓
Even
L
H
HL
X
↑↓
Odd
L
H
L
HL
X
↑↓
Even
H
L
HL
X
↑↓
Odd
H
L
H
HX
L
↑↓
Even
L
H
HX
L
↑↓
Odd
L
H
L
HX
L
↑↓
Even
H
L
HX
L
↑↓
Odd
H
L
H
HH
H
↑↓
X
PPO0
QERR0
H
X
L or H
X
PPO0
QERR0
LX or
Floating
X or
Floating
X or
Floating
X or
Floating
X or Floating
L
H
1
H = HIGH Voltage Level
L = LOW Voltage Level
X = Don’t Care
↑ = LOW to HIGH
↓ = HIGH to LOW
Data Inputs = D2, D3, D5, D6, D8 - D25 when C0 = 0 and C1 = 0.
Data Inputs = D2, D3, D5, D6, D8 - D14 when C0 = 0 and C1 = 1.
Data Inputs = D1 - D6, D8 - D10, D12, D13 when C0 = 1 and C1 = 1.
2
PAR_IN arrives one clock cycle after the data to which it applies when C0 = 0, and two clock cycles when
C0 = 1.
3
This transition assumes QERR is HIGH at the crossing of CLK going HIGH and CLK going LOW. If
QERR is LOW, it stays latched LOW for two clock cycles or until RESET is driven LOW.
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