参数资料
| 型号： | ST16C650AIQ48-F |
| 厂商： | Exar Corporation |
| 文件页数： | 42/50页 |
| 文件大小： | 0K |
| 描述： | IC UART FIFO 32B 48TQFP |
| 标准包装： | 250 |
| 特点： | * |
| 通道数： | 1，UART |
| FIFO's： | 32 字节 |
| 规程： | 打印机，RS232，RS422，RS485 |
| 电源电压： | 2.9 V ~ 5.5 V |
| 带并行端口： | 是 |
| 带IrDA 编码器/解码器： | 是 |
| 带故障启动位检测功能： | 是 |
| 带调制解调器控制功能： | 是 |
| 带CMOS： | 是 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-TQFP |
| 供应商设备封装： | 48-TQFP（7x7） |
| 包装： | 托盘 |
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FIGURE 27. TRANSMIT READY & INTERRUPT TIMING [FIFO MODE, DMA MODE DISABLED]
TX
TXRDY#
IOW#
INT*
TXDMA#
D0:D7
S
D0:D7
T
D0:D7
S
D0:D7
S
T
D0:D7
S
T
D0:D7
S
T
Start
Bit
Stop
Bit
T
WRI
(Unloading)
(Loading data
into FIFO)
Last Data Byte
Transmitted
TX FIFO fills up
to trigger level
TX FIFO drops
below trigger level
Data in
TX FIFO
Empty
T
WT
T
SRT
TX FIFO
Empty
T
S
T
SI
ISR is read
IER[1]
enabled
ISR is read
*INT is cleared when the ISR is read or when TX FIFO fills up to the trigger level.
FIGURE 28. TRANSMIT READY & INTERRUPT TIMING [FIFO MODE, DMA MODE ENABLED]
TX
TXRDY#
IOW#
INT*
D0:D7
S
TXDMA
D0:D7
S
D0:D7
T
D0:D7
S
D0:D7
S
T
D0:D7
S
T
D0:D7
S
T
Start
Bit
Stop
Bit
T
WRI
T
(Unloading)
(Loading data
into FIFO)
Last Data Byte
Transmitted
TX FIFO fills up
to trigger level
TX FIFO drops
below trigger level
At least 1
empty location
in FIFO
T
SRT
TX FIFO
Full
T
WT
T
SI
ISR Read
*INT cleared when the ISR is read or when TX FIFO fills up to trigger level.
IER[1]
enabled
ST16C650A
47
REV. 5.0.3
2.90V TO 5.5V UART WITH 32-BYTE FIFO
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PDF描述 |
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