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参数资料
| 型号： | ST72321BR7T3 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | MICROCONTROLLER, QFP64 |
| 封装： | 14 X 14 MM, ROHS COMPLIANT, LQFP-64 |
| 文件页数： | 35/187页 |
| 文件大小： | 3071K |
| 代理商： | ST72321BR7T3 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页当前第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页
ST72321BRx, ST72321BARx ST72321BJx, ST72321BKx
13/187
Notes:
1. In the interrupt input column, “eiX” defines the associated external interrupt vector. If the weak pull-up
column (wpu) is merged with the interrupt column (int), then the I/O configuration is pull-up interrupt input,
else the configuration is floating interrupt input.
2. In the open drain output column, “T” defines a true open drain I/O (P-Buffer and protection diode to VDD
are not implemented). See See “I/O PORTS” on page 46. and Section 12.8 I/O PORT PIN CHARACTER-
ISTICS for more details.
3. OSC1 and OSC2 pins connect a crystal/ceramic resonator, or an external source to the on-chip oscil-
lator; see Section 1 DESCRIPTION and Section 12.5 CLOCK AND TIMING CHARACTERISTICS for
more details.
4. On the chip, each I/O port may have up to 8 pads:
– Pads that are not bonded to external pins are forced by hardware in input pull-up configuration after re-
set. The configuration of these pads must be kept at reset state to avoid added current consumption.
5.
Pull-up always activated on PE2 see limitation Section 15.1.8.
6.
It is mandatory to connect all available VDD and VREF pins to the supply voltage and all VSS and VSSA
pins to ground.
48
33
-
VSS_1
S
Digital Ground Voltage
49
34
17
PA4 (HS)
I/O CT HS
X
XX
X
Port A4
50
35
-
PA5 (HS)
I/O CT HS
X
XX
X
Port A5
51
36
18
PA6 (HS)/SDAI
I/O CT HS
X
TPort A6
I2C Data 1)
52
37
19
PA7 (HS)/SCLI
I/O CT HS
X
TPort A7
I2C Clock 1)
53
38
20
VPP/ ICCSEL
I
Must be tied low. In flash program-
ming mode, this pin acts as the pro-
gramming voltage input VPP. See
Section 12.9.2 for more details. High
voltage must not be applied to ROM
devices
54
39
21
RESET
I/O CT
Top priority non maskable interrupt.
55
-
EVD
External voltage detector
56
-
TLI
I
CT
X
Top level interrupt input pin
57
40
22
VSS_2
S
Digital Ground Voltage
58
41
23
OSC23)
I/O
Resonator oscillator inverter output
59
42
24
OSC13)
I
External clock input or Resonator os-
cillator inverter input
60
43
25
VDD_2
S
Digital Main Supply Voltage
61
44
26
PE0/TDO
I/O CT
X
X
Port E0
SCI Transmit Data Out
62
1
27
PE1/RDI
I/O CT
X
X
Port E1
SCI Receive Data In
63
-
PE2
I/O CT
X
X5) X5) Port E2
64
-
PE3
I/O CT
X
XX
X
Port E3
Pin n°
Pin Name
Type
Level
Port
Main
function
(after
reset)
Alternate function
LQFP64
LQFP44
LQFP32
Input
Output
Input
Output
fl
oat
wpu
int
ana
OD
PP
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PDF描述 |
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参数描述 |
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