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参数资料
| 型号： | ST72324BK2TA/XXXRS |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PQFP32 |
| 封装： | 7 X 7 MM, ROHS COMPLIANT, LQFP-32 |
| 文件页数： | 139/198页 |
| 文件大小： | 2025K |
| 代理商： | ST72324BK2TA/XXXRS |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页当前第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页
ST72324B-Auto
Interrupts
Doc ID13466 Rev 4
45/198
Figure 19.
Nested interrupt management
7.5
Interrupt registers
7.5.1
CPU CC register interrupt bits
These two bits indicate the current interrupt software priority (see Table 16) and are
set/cleared by hardware when entering in interrupt. The loaded value is given by the
corresponding bits in the interrupt software priority registers (ISPRx).
Main
IT2
TRAP
Main
IT0
IT
2
IT
1
IT
4
TR
A
P
IT
3
IT
0
Har
d
ware
pri
o
rity
3
2
1
3
3/0
3
11
00
01
11
RIM
IT1
IT4
IT1
IT2
IT3
I1
I0
11 / 10
10
Software
priority
level
Used
st
ack
=
20
byt
e
s
CPU CC
Reset value: 111x 1010(xAh)
76
543
21
0
11
I1
H
I0
NZC
R/W
R/WR/WR/WR/WR/W
R/WR/W
Table 15.
CPU CC register interrupt bits description
Bit Name
Function
5
I1
Software Interrupt Priority 1
3
I0
Software Interrupt Priority 0
Table 16.
Interrupt software priority levels
Interrupt software priority
Level
I1
I0
Level 0 (main)
Low
High
10
Level 1
0
1
Level 2
0
Level 3 (= interrupt disable)(1)
1.
TRAP and RESET events can interrupt a level 3 program.
11
相关PDF资料 |
PDF描述 |
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