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参数资料
| 型号： | ST72521AR7TC/XXX |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PQFP64 |
| 封装： | 10 X 10 MM, PLASTIC, TQFP-64 |
| 文件页数： | 95/199页 |
| 文件大小： | 1979K |
| 代理商： | ST72521AR7TC/XXX |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页当前第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页
ST72521M/R/AR
184/199
12.12 10-BIT ADC CHARACTERISTICS
Subject to general operating conditions for VDD, fCPU, and TA unless otherwise specified.
Figure 110. RAIN max. vs fADC with CAIN=0pF
4)
Figure 111. Recommended CAIN & RAIN values.
5)
Figure 112. Typical A/D Converter Application
Notes:
1. Unless otherwise specified, typical data are based on TA=25°C and VDD-VSS=5V. They are given only as design guide-
lines and are not tested.
2. When VDDA and VSSA pins are not available on the pinout, the ADC refers to VDD and VSS.
3. Any added external serial resistor will downgrade the ADC accuracy (especially for resistance greater than 10k
). Data
based on characterization results, not tested in production.
4. CPARASITIC represents the capacitance of the PCB (dependent on soldering and PCB layout quality) plus the pad ca-
pacitance (3pF). A high CPARASITIC value will downgrade conversion accuracy. To remedy this, fADC should be reduced.
5. This graph shows that depending on the input signal variation (fAIN), CAIN can be increased for stabilization and to allow
the use of a larger serial resistor (RAIN).
Symbol
Parameter
Conditions
Min
Typ 1)
Max
Unit
fADC
ADC clock frequency
0.4
2
MHz
VAREF
Analog reference voltage 2)
0.7*VDD
5.5
V
VAIN
Conversion voltage range 3)
VSSA
VAREF
IL
Input leakage current
for analog input
-40°C
≤T
A≤85°C range
±250
nA
Other TA ranges
±1
A
RAIN
External input impedance
see
Figure
110 and
Figure
1113)4)5)
k
CAIN
External capacitor on analog input
pF
fAIN
Variation freq. of analog input signal
Hz
CADC
Internal sample and hold capacitor
12
pF
tSTAB
Stabilization time after ADC enable
fCPU=8MHz, SPEED=0
fADC=2MHz
0 5)
s
tADC
Conversion time (Sample+Hold)
7.5
- No of sample capacitor loading cycles
- No. of Hold conversion cycles
4
11
1/fADC
0
5
10
15
20
25
30
35
40
45
010
30
70
CPARASITIC (pF)
Max
.R
AI
N
(
K
ohm)
2 MHz
1 MHz
0.1
1
10
100
1000
0.01
0.1
1
10
fAIN(KHz)
Max
.R
AI
N
(
K
ohm)
Cain 10 nF
Cain 22 nF
Cain 47 nF
AINx
ST72XXX
VDD
IL
±1
A
VT
0.6V
VT
0.6V
CADC
6pF
VAIN
RAIN
10-Bit A/D
Conversion
2k
(max)
CAIN
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PDF描述 |
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