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参数资料
| 型号： | ST72F324BK2TAE |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP32 |
| 封装： | 7 X 7 MM, ROHS COMPLIANT, LQFP-32 |
| 文件页数： | 15/197页 |
| 文件大小： | 3593K |
| 代理商： | ST72F324BK2TAE |
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Obsolete
Product(s)
- Obsolete
ST72324B-Auto
On-chip peripherals
111/197
Table 55.
SPICR register description
Bit
Name
Function
7
SPIE
Serial Peripheral Interrupt Enable
This bit is set and cleared by software.
0: Interrupt is inhibited.
1: An SPI interrupt is generated whenever SPIF = 1, MODF = 1 or OVR = 1 in the
SPICSR register.
6
SPE
Serial Peripheral Output Enable
This bit is set and cleared by software. It is also cleared by hardware when, in
master mode, SS = 0 (see Master mode fault (MODF) on page 108). The SPE bit
is cleared by reset, so the SPI peripheral is not initially connected to the external
pins.
0: I/O pins free for general purpose I/O
1: SPI I/O pin alternate functions enabled
5
SPR2
Divider Enable
This bit is set and cleared by software and is cleared by reset. It is used with the
SPR[1:0] bits to set the baud rate. Refer to Table 56: SPI master mode SCK
0: Divider by 2 enabled
1: Divider by 2 disabled
Note: This bit has no effect in slave mode.
4MSTR
Master mode
This bit is set and cleared by software. It is also cleared by hardware when, in
master mode, SS = 0 (see Master mode fault (MODF) on page 108).
0: Slave mode
1: Master mode. The function of the SCK pin changes from an input to an output
and the functions of the MISO and MOSI pins are reversed.
3CPOL
Clock Polarity
This bit is set and cleared by software. This bit determines the idle state of the
serial Clock. The CPOL bit affects both the master and slave modes.
0: SCK pin has a low level idle state
1: SCK pin has a high level idle state
Note: If CPOL is changed at the communication byte boundaries, the SPI must be
disabled by resetting the SPE bit.
2CPHA
Clock Phase
This bit is set and cleared by software.
0: The first clock transition is the first data capture edge.
1: The second clock transition is the first capture edge.
Note: The slave must have the same CPOL and CPHA settings as the master.
1:0 SPR[1:0]
Serial clock frequency
These bits are set and cleared by software. Used with the SPR2 bit, they select
the baud rate of the SPI serial clock SCK output by the SPI in master mode
Note: These 2 bits have no effect in slave mode.
Table 56.
SPI master mode SCK frequency
Serial clock
SPR2
SPR1
SPR0
fCPU/4
1
0
fCPU/8
0
相关PDF资料 |
PDF描述 |
|---|---|
| ST72F324BK2TCE | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP32 |
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| S80C154U-30 | 8-BIT, 30 MHz, MICROCONTROLLER, PQCC44 |
| S80C154U-40 | 8-BIT, 40 MHz, MICROCONTROLLER, PQCC44 |
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