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参数资料
| 型号： | ST72F623F2B1 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDIP20 |
| 封装： | 0.300 INCH, LEAD FREE, SHRINK, PLASTIC, DIP-20 |
| 文件页数： | 8/139页 |
| 文件大小： | 1264K |
| 代理商： | ST72F623F2B1 |
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105/139
Doc ID 6996 Rev 5
12.5 clOck and timing characteristics
Subject to general operating conditions for VDD, fCPU, and TA.
12.5.1 General Timings
1. Data based on typical application software.
2. Time measured between interrupt event and interrupt vector fetch.
Δt
c(INST) is the number of tCPU cycles needed to finish
the current instruction execution.
12.5.2 Control timing characteristics
Note 1:
The minimum period tILIL should not be less than the number of cycle times it takes to execute the interrupt service routine
plus 21 cycles.
Note 2:
Not tested in production, guaranteed by design.
Symbol
Parameter
Conditions
Min
Typ 1)
Max
Unit
tc(INST)
Instruction cycle time
fCPU=8MHz
23
12
tCPU
250
375
1500
ns
tv(IT)
Interrupt reaction time 2)
tv(IT) = Δtc(INST) + 10 tCPU
fCPU=8MHz
10
22
tCPU
1.25
2.75
μs
CONTROL TIMINGS
Symbol
Parameter
Conditions
Value
Unit
Min 2)
Typ. 2)
Max 2)
fOSC
Oscillator Frequency
12
MHz
fCPU
Operating Frequency
8
MHz
tRL
External RESET
Input pulse Width
1.5
tCPU
tPORL
Internal Power Reset Duration
514
tCPU
TRSTL
Reset Pin Output Pulse Width
10
s
tWDG
Watchdog Time-out
fcpu = 8MHz
65536
8.192
4194304
524.288
tCPU
ms
tOXOV
Crystal Oscillator
Start-up Time
20
30
40
ms
tDDR
Power up rise time
from VDD = 0 to 4V
100
ms
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PDF描述 |
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