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Table of Contents
ST92163 ..... .. . . . . . . . . .. . . ..... .. . . . . . . .... . . . . . ...1
1 GENERAL DESCRIPTION . . . . . . .... . ... .. . . . . .... .... .. . .... .. . . . . . . ... .. . . . . . . 6
1.1 INTRODUCTION . . . . . . . . . . . . . .... . . ... .. ... .. .. . . . . . . . ... .. .. .... . . ... .. . 6
1.1.1
Core Architecture . . . . . . . . . . . . . . . . . .... . . . ... . . . . . . . . . . . . . ... ... . . . . . 9
1.1.2
Instruction Set . . . . . . . . . . . . . . . . . . . . .... . . . ... . . . . . . . . . . . . . ... ... . . . . . 9
1.1.3
External MEMORY INTERFACE . . . . . . . . . . . . . . . . . . . . . . . . . . . .... . . ... .. . 9
1.1.4
OPERATING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
1.1.5
On-chip Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . .... .... .. . . . . . . . . . . 10
1.2 PIN DESCRIPTION . . .... . ... .. . . ... .. . .... . ... .. .. .. .... . . . ... . . . . . . . . . . 11
1.3 I/O PORT PINS . . . . . . . . . . . . . . . . . . . . ... . . . . . . . . . ... .. .. ... .. .. . . .. . . ... .. 13
1.4 MEMORY MAP . . . . . . . . . . .... . ... ... . . . .... .... .. . . . . . . . . . . . . . ... .. . .... 19
1.5 ST92163 REGISTER MAP .... .. . . . . . . . . .... . ... .. .. .. . .... ... . . . . . . . . . . . . 20
2 DEVICE ARCHITECTURE . . . . . . . . . . .... . . ... .. ... .. .. . . . . . . . ... .. .. .... . . ... .. 27
2.1 CORE ARCHITECTURE . . . . . . . . . . . . . . . . . . .... ... . . . . . . . . . . . . . . . . . . . . ... .. 27
2.2 MEMORY SPACES . . . . . . . . . . . . . . .... . ... .. .. .. . . . . . . . . . . . . ... . . . .... . ... 27
2.2.1
Register File . . . . . . . . . . . . . . . . . . . . . . . . . . . .... .... ... . . . . . . . . ... .. . . . 27
2.2.2
Register Addressing . . . . . .... . . ... .. .... ... . . . . . . . . . . . . . . . . . .. . ... .. 29
2.3 SYSTEM REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . .... .... ... . . . . . . . . ... .. . . . 30
2.3.1
Central Interrupt Control Register . . . . . . . . . . . .... . . . . ... . ... .. . . ... .. . . . 30
2.3.2
Flag Register . . . . . . .... . ... .. . . ... ... . ... .. . . ... .. . . ... . ... .. .. ... 31
2.3.3
Register Pointing Techniques . . . . ... .. ... .. .. ... .. .. ... .. .. .... . . ... .. 32
2.3.4
Paged Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
2.3.5
Mode Register . . . . . .... . ... .. . . . . .... .... .. . .... .. . . . . . . ... .. . . . . . 35
2.3.6
Stack Pointers . . . . . . . . . . . . . . . . . . . . . .... ... . . . . . . . . . . . . . . . . . . . . ... .. 36
2.4 MEMORY ORGANIZATION . . . . . . . . . . . . . . . .... . . . ... . . . . . . . . . . . . . ... ... . . . . 38
2.5 MEMORY MANAGEMENT UNIT . . . . . . . . . . .... . ... .. . . . . .... . . . . .. . . . . . . . . . . 39
2.6 ADDRESS SPACE EXTENSION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
2.6.1
Addressing 16-Kbyte Pages . . . . . . . . . .... . . . . .. . . . . . . . . . . . . . ... .. . .... 40
2.6.2
Addressing 64-Kbyte Segments . . . . . .... . ... .. .. .. .... . . . ... . . . . . . . . . . 41
2.7 MMU REGISTERS . .... .. . .... . ... .. . . ... ... . ... .. . . ... .. . .... . ... .. . . ... 41
2.7.1
DPR[3:0]: Data Page Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . .... . . ... .. 41
2.7.2
CSR: Code Segment Register . . . ... . . . . . . . . . ... .. .. ... .. . ... .. . . ... .. 43
2.7.3
ISR: Interrupt Segment Register . . . . . . . . . . . . .... .... ... . ... .. . . ... .. . . . 43
2.7.4
DMASR: DMA Segment Register . . . . . . . . . . . .... .... ... . ... .. . . ... .. . . . 43
2.8 MMU USAGE . . . . . . . . . . . . . . . . . . . . . . . . . . .... . . . ... . . . . . . . . . . . . . ... ... . . . . 45
2.8.1
Normal Program Execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . .... . ... .. . . ... 45
2.8.2
Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .... .... ... . ... .. . . ... .. . . . 45
2.8.3
DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .... . . . . ... . ... .. . . ... .. . . . 45
3 INTERRUPTS . . .... .. . . . . . . . . .... . ... .. . . . . .... .... .. . .... .. . . . . . . ... .. . . . . . 46
3.1 INTRODUCTION . . . . . . . . . . . . . .... . . ... .. ... .. .. . . . . . . . ... .. .. .... . . ... .. 46
3.2 INTERRUPT VECTORING .... .. . .... .. . .... . ... .. .. .. .... . . . ... . . . . . . . . . . 47
3.2.1
Divide by Zero trap . . . . . . . . . . . . . . . . .... . . . ... . . . . . . . . . . . . . ... .. . . .. . 47
3.2.2
Segment Paging During Interrupt Routines . .... .. . . . . . . . . . . . . . ... .. . .... 48
3.3 INTERRUPT PRIORITY LEVELS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48