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参数资料
| 型号： | ST92F150JCV2T6 |
| 厂商： | 意法半导体 |
| 英文描述： | Dual Common Anode Zeners 5.6 V SOT-23; Package: SOT-23 (TO-236) 3 LEAD; No of Pins: 3; Container: Tape and Reel; Qty per Container: 10000 |
| 中文描述： | 16位产品单电压闪存MCU的家庭的RAM，EEPROM的E3展TMEMULATED，可以2.0b和J1850 BLPD |
| 文件页数： | 130/426页 |
| 文件大小： | 3831K |
| 代理商： | ST92F150JCV2T6 |
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130/426
ST92F124/F150/F250 - RESET AND CLOCK CONTROL UNIT (RCCU)
CLOCK MANAGEMENT
(Cont’d)
7.3.6 Interrupt Generation
System clock selection modifies the CLKCTL and
CLK_FLAG registers.
The clock control unit generates an external inter-
rupt request (INTD0) in the following conditions:
– when CK_AF and CLOCK2/16 are selected or
deselected as system clock source,
– when the system clock restarts after a hardware
stop (when the STOP MODE feature is availa-
ble on the specific device).
– when the PLL loses the programmed frequency
in which it was locked, and when it re-locks
This interrupt can be masked by resetting the
INT_SEL bit in the CLKCTL register. Note that this
is the only case in the ST9 where an interrupt is
generated with a high to low transition.
Table 27. Summary of Operating Modes using main Crystal Controlled Oscillator
MODE
INTCLK
CPUCLK DIV2 PRS0-2
CSU_CKSEL MX0-1 DX2-0 LPOWFIWSEL
XT_DIV16
PLL x BY 14
XTAL/2
x (14/D)
XTAL/2
x (10/D)
XTAL/2
x (8/D)
XTAL/2
x (6/D)
INTCLK/
N
INTCLK/
N
INTCLK/
N
INTCLK/
N
INTCLK/
N
INTCLK/
N
CK_AF/N
1
N-1
1
1 0
D-1
X
X
1
PLL x BY 10
1
N-1
1
0 0
D-1
X
X
1
PLL x BY 8
1
N-1
1
1 1
D-1
X
X
1
PLL x BY 6
1
N-1
1
0 1
D-1
X
X
1
SLOW 1
XTAL/2
1
N-1
X
X
111
X
X
1
SLOW 2
XTAL/32
1
N-1
X
X
X
X
X
0
SLOW3
WFI
LOW POW-
ER WFI 1
LOW POW-
ER WFI 2
RESET
CK_AF
X
N-1
X
X
X
X
X
X
If LPOWFI=0, no changes occur on INTCLK, but CPUCLK is stopped anyway.
XTAL/32
STOP
1
X
X
X
X
1
0
X
CK_AF
STOP
1
X
X
X
X
1
1
X
XTAL/2
INTCLK
1
0
0
00
111
0
0
1
EXAMPLE
XTAL=4.4
MHz
2.2*10/2
= 11MHz
11MHz
1
0
1
00
001
X
1
9
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