- 您现在的位置：买卖IC网 > PDF目录380730 > ST92T163V (意法半导体) 8/16-BIT FULL SPEED USB MCU FOR COMPOSITE DEVICES WITH 16 ENDPOINTS, 20K ROM, 2K RAM, I2C, SCI, & MFT PDF资料下载
参数资料
| 型号： | ST92T163V |
| 厂商： | 意法半导体 |
| 英文描述： | 8/16-BIT FULL SPEED USB MCU FOR COMPOSITE DEVICES WITH 16 ENDPOINTS, 20K ROM, 2K RAM, I2C, SCI, & MFT |
| 中文描述： | 16位产品全速USB微控制器16端点，20,000光盘和2K的RAM，I2C和脊髓损伤的复合设备， |
| 文件页数： | 197/224页 |
| 文件大小： | 1372K |
| 代理商： | ST92T163V |
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ST92163 - A/D CONVERTER (A/D)
8.6 A/D CONVERTER (A/D)
8.6.1 Introduction
The 8 bit Analog to Digital Converter uses a fully
differential analog configuration for the best noise
immunity and precision performance. The analog
voltage references of the converter are connected
to the internal AV
DD
& AV
SS
analog supply pins of
the chip if they are available, otherwise to the ordi-
nary V
DD
and V
SS
supply pins of the chip. The
guaranteed accuracy depends on the device (see
Electrical Characteristics). A fast Sample/Hold al-
lows quick signal sampling for minimum warping
effect and conversion error.
8.6.2 Main Features
I
8-bit resolution A/D Converter
I
Single Conversion Time (including Sampling
Time):
– 138 internal system clock periods in slow
mode (~5.6
μ
s @25Mhz internal system
clock);
– 78 INTCLK periods in fast mode (~6.5
μ
s @
12MHZ internal system clock)
I
Sample/Hold: Tsample=
– 84 INTCLK periods in slow mode (~3.4
μ
s
@25Mhz internal system clock)
– 48 INTCLK periods in fast mode (~4
μ
s
@12Mhz internal system clock)
I
Up to 8 Analog Inputs (the number of inputs is
device dependent, see device pinout)
I
Single/Continuous Conversion Mode
I
External/Internal
synchronization)
I
Power Down mode (Zero Power Consumption)
I
1 Control Logic Register
I
1 Data Register
source
Trigger
(Alternate
8.6.3 General Description
Depending on the device, up to 8 analog inputs
can be selected by software.
Different conversion modes are provided: single,
continuous, or triggered. The continuous mode
performs a continuous conversion flow of the se-
lected channel, while in the single mode the se-
lected channel is converted once and thenthe log-
ic waits for a new hardware or software restart.
A data register (ADDTR) is available, mapped in
page 62, allowing data storage (in single or contin-
uous mode).
The start conversion event can be managed by
software, writing the START/STOP bit of the Con-
trol Logic Register or by hardware using either:
– Anexternal signal on the EXTRG triggeredinput
(negative edge sensitive) connected as an Alter-
nate Function to an I/O port bit
– An On Chip Event generated by another periph-
eral, such as the MFT (Multifunction Timer).
Figure 86. A/D Converter Block Diagram
n
S
SUCCESSIVE
APPROXIMATION
REGISTER
ANALOG
MUX
DATA
REGISTER
CONTROL LOGIC
S/H
Ain1
Ainx
INTRG
(On Chip Event)
Ain0
EXTRG
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PDF描述 |
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