参数资料
型号: STAC9204X5NBEYYXR
厂商: INTEGRATED DEVICE TECHNOLOGY INC
元件分类: 编解码器
英文描述: 4-CHANNEL HD AUDIO CODEC WITH QUAD DIGITAL MICROPHONE INTERFACE
中文描述: PCM CODEC, QCC48
封装: ROHS COMPLIANT, QFN-48
文件页数: 15/213页
文件大小: 1449K
代理商: STAC9204X5NBEYYXR
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STAC9204/9205
4-CHANNEL HD AUDIO CODEC WITH QUAD DIGITAL MICROPHONE INTERFACE
PC AUDIO
IDT
15
STAC9204/9205
V 1.0 12/06
4-CHANNEL HD AUDIO CODEC WITH QUAD DIGITAL MICROPHONE INTERFACE
Table 1. STAC9205 Valid Digital Microphone Configurations
Table 2. DMIC_CLK, DMIC_0 and DMIC_1 Operation During Power States
Digital
Mics
0
Data Sample
ADC
Conn.
N/A
Notes
N/A
No Digital Microphones
Available on either DMIC_0 or DMIC_1
Both ADC Channels process data, may be in-phase or out-of-phase by 1/2
DMIC_CLK period depending upon external configuration and timing
Available on either DMIC_0 or DMIC_1
External logic required to support sampling on a single Digital Microphone pin
channel on rising edge and second Digital Microphone right channel on falling
edge of DMIC_CLK for those digital microphones that don’t support alternative
clock edge capability. If both DMIC_0 and DMIC_1 are used to support 2 digital
microphones, 2 separate ADC units will be used, however, this configuration is
not recommended since it consumes two stereo ADC resources.
Requires both DMIC_0 or DMIC_1
External logic required to support sampling on a single Digital Microphone pin
channel on rising edge and second Digital Microphone right channel on falling
edge of DMIC_CLK for those digital microphones that don’t support alternative
clock edge capability. Two ADC units are required to support this configuration
Connected to DMIC_0 and DMIC_1
External logic required to support sampling on a single Digital Microphone pin
channel on rising edge and second Digital Microphone right channel on falling
edge of DMIC_CLK for those digital microphones that don’t support alternative
clock edge capability. Two ADC units are required to support this configuration
1
Single Edge (see Figure 3)
0 or 1
2
Double Edge on either DMIC_0 or
1 (see Figure 4)
OR
Single Edge on DMIC_0 and 1
0 or 1
3
Double Edge on one DMIC pin
and Single Edge on the second
DMIC pin.
0 or 1
4
Double Edge (see Figure 5)
0 or 1
Power
State
DMIC
Widget
Enabled
DMIC_CLK
Output
DMIC_0,1
Notes
D0
Yes
Clock Capable
Input
Capable
Input
Disabled
Input
Disabled
Input
Disabled
Input
Disabled
DMIC_CLK Output is Enabled when either DMIC_0 or DMIC_1 input widget
is enabled. Otherwise, the DMIC_CLK remains low.
DMIC_CLK Output is Enabled when either DMIC_0 or DMIC_1 input widget
is enabled. Otherwise, the DMIC_CLK remains low.
D1
Yes
Clock Disabled
D2
Yes
Clock Disabled
DMIC_CLK remains low
D3
Yes
Clock Disabled
DMIC_CLK remains low
D0-D3
No
Clock Disabled
DMIC_CLK is HIGH-Z with weak pull-down
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