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参数资料
| 型号： | STAC9205D5TAEYYXR |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 编解码器 |
| 英文描述： | 4-CHANNEL HD AUDIO CODEC WITH QUAD DIGITAL MICROPHONE INTERFACE |
| 中文描述： | PCM CODEC, PQFP48 |
| 封装： | ROHS COMPLIANT, LQFP-48 |
| 文件页数： | 44/213页 |
| 文件大小： | 1449K |
| 代理商： | STAC9205D5TAEYYXR |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页当前第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页
STAC9204/9205
4-CHANNEL HD AUDIO CODEC WITH QUAD DIGITAL MICROPHONE INTERFACE
PC AUDIO
IDT
44
STAC9204/9205
V 1.0 12/06
4-CHANNEL HD AUDIO CODEC WITH QUAD DIGITAL MICROPHONE INTERFACE
3.4.2.14.
AFG GPIODir
Table 45. AFG GPIOEn Command Response Format
Bit
Bitfield Name
RW
Reset
Description
[31:5]
Rsvd
R
0x0
Reserved
[4]
Mask4
RW
0x0
Enable for GPIO4:
0 = pin is disabled (Hi-Z state);
1 = pin is enabled; behavior determined by
GPIO Direction control
[3]
Mask3
RW
0x0
Enable for GPIO3:
0 = pin is disabled (Hi-Z state);
1 = pin is enabled; behavior determined by
GPIO Direction control
[2]
Mask2
RW
0x0
Enable for GPIO2:
0 = pin is disabled (Hi-Z state);
1 = pin is enabled; behavior determined by
GPIO Direction control
[1]
Mask1
RW
0x0
Enable for GPIO1:
0 = pin is disabled (Hi-Z state);
1 = pin is enabled; behavior determined by
GPIO Direction control
[0]
Mask0
RW
0x0
Enable for GPIO0:
0 = pin is disabled (Hi-Z state);
1 = pin is enabled; behavior determined by
GPIO Direction control
Table 46. AFG GPIODir Command Verb Format
Verb ID
Payload
Response
Get
F17
00
See bitfield table.
Set1
717
See bits [7:0] of bitfield table.
0000_0000h
Table 47. AFG GPIODir Command Response Format
Bit
Bitfield Name
RW
Reset
Description
[31:5]
Rsvd
R
0x0
Reserved
[4]
Control4
RW
0x0
Direction control for GPIO4
0 = GPIO signal is configured as input
1 = GPIO signal is configured as output
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PDF描述 |
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