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参数资料
| 型号： | STM32F107VBT7XXX |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 72 MHz, RISC MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 14 MM, ROHS COMPLIANT, LQFP-100 |
| 文件页数： | 44/95页 |
| 文件大小： | 1007K |
| 代理商： | STM32F107VBT7XXX |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页当前第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页
STM32F105xx, STM32F107xx
Electrical characteristics
Doc ID 15274 Rev 4
49/95
All timings are derived from tests performed under ambient temperature and VDD supply
voltage conditions summarized in Table 9.
5.3.8
PLL, PLL2 and PLL3 characteristics
The parameters given in Table 27 and Table 28 are derived from tests performed under
temperature and VDD supply voltage conditions summarized in Table 9.
Table 26.
Low-power mode wakeup timings
Symbol
Parameter
Typ
Unit
tWUSLEEP
(1)
1. The wakeup times are measured from the wakeup event to the point in which the user application code
reads the first instruction.
Wakeup from Sleep mode
1.8
s
tWUSTOP
(1)
Wakeup from Stop mode (regulator in run mode)
3.6
s
Wakeup from Stop mode (regulator in low power mode)
5.4
tWUSTDBY
(1)
Wakeup from Standby mode
50
s
Table 27.
PLL characteristics
Symbol
Parameter
Min(1)
1. Based on characterization, not tested in production.
Max(1)
Unit
fPLL_IN
PLL input clock(2)
2. Take care of using the appropriate multiplier factors so as to have PLL input clock values compatible with
the range defined by fPLL_OUT.
312
MHz
Pulse width at high level
30
ns
fPLL_OUT
PLL multiplier output clock
18
72
MHz
fVCO_OUT
PLL VCO output
36
144
MHz
tLOCK
PLL lock time
350
s
Jitter
Cycle-to-cycle jitter
300
ps
Table 28.
PLL2 and PLL3 characteristics
Symbol
Parameter
Min(1)
1. Based on characterization, not tested in production.
Max(1)
Unit
fPLL_IN
PLL input clock(2)
2. Take care of using the appropriate multiplier factors so as to have PLL input clock values compatible with
the range defined by fPLL_OUT.
35
MHz
Pulse width at high level
30
ns
fPLL_OUT
PLL multiplier output clock
40
74
MHz
fVCO_OUT
PLL VCO output
80
148
MHz
tLOCK
PLL lock time
350
s
Jitter
Cycle-to-cycle jitter
400
ps
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PDF描述 |
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