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参数资料
| 型号： | STM32W108HBU74 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, QCC40 |
| 封装： | 6 X 6 MM, 0.50 MM PITCH, ROHS COMPLIANT, VFQFPN-40 |
| 文件页数： | 187/198页 |
| 文件大小： | 2871K |
| 代理商： | STM32W108HBU74 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页当前第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页
STM32W108CB, STM32W108HB
Serial interfaces
Doc ID 16252 Rev 3
9.11.3
TWI control 2 register (SCx_TWICTRL2)
Address offset: 0xC850 (SC1_TWICTRL2) and 0xC050 (SC2_TWICTRL2)
Reset value:
0x0000 0000
9.12
Universal asynchronous receiver / transmitter (UART)
registers
Refer to the SPI Master mode section for a description of the SCx_DATA register.
9.12.1
UART status register (SC1_UARTSTAT)
Address offset: 0xC848
Reset value:
0x0000 0040
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30
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Reserved
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9
8
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5
4
3
2
1
0
Reserved
SC_T
WIACK
rw
Bit 0 SC_TWIACK: Setting this bit signals ACK after a received byte. Clearing this bit signals NACK
after a received byte.
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Reserved
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6
5
4
3
2
1
0
Reserved
SC_UA
RTTXI
DLE
SC_UA
RTPAR
ERR
SC_U
ARTF
RMER
R
SC_UA
RTRX
OVF
SC_UA
RTTXF
REE
SC_UA
RTRXV
AL
SC_UA
RTCTS
rr
r
Bit 6 SC_UARTTXIDLE: This bit is set when both the transmit FIFO and the transmit serializer are
empty.
Bit 5 SC_UARTPARERR: This bit is set when the byte in the data register was received with a parity
error. This bit is updated when the data register is read, and is cleared if the receive FIFO is
empty.
Bit 4 SC_UARTFRMERR: This bit is set when the byte in the data register was received with a frame
error. This bit is updated when the data register is read, and is cleared if the receive FIFO is
empty.
Bit 3 SC_UARTRXOVF: This bit is set when the receive FIFO has been overrun. This occurs if a byte
is received when the receive FIFO is full. This bit is cleared by reading the data register.
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PDF描述 |
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参数描述 |
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