参数资料
| 型号： | SY100E193JZ |
| 厂商： | Micrel Inc |
| 文件页数： | 3/5页 |
| 文件大小： | 0K |
| 描述： | IC PARITY GENERATOR 8BIT 28PLCC |
| 标准包装： | 38 |
| 系列： | 100E |
| 逻辑类型： | 奇偶发生器 |
| 电路数： | 8 位 |
| 电源电压： | 4.2 V ~ 5.5 V |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-LCC（J 形引线） |
| 供应商设备封装： | 28-PLCC |
Technical Note
3/9
www.rohm.com
2010.06 - Rev.A
2010 ROHM Co., Ltd. All rights reserved.
BD3812F
●Timing chart
1) Signal timing conditions
·Data is read on the rising edge of the clock.
·Latch is read on the falling edge of the clock.
·Latch signal must terminate with the LOW state.
* To avoid malfunctions, clock and data signals must terminate with the LOW state.
Fig.1
Parameter
Symbol
Limits
Unit
Min.
Typ.
Max.
Minimum clock width
twc
2.0
－
s
Minimum data width
twd
2.0
－
s
Minimum latch width
twl
2.0
－
s
LOW hold width
twh
2.0
－
s
Data setup time
(DATA→CLK)
tsd
1.0
－
s
Data hold time(CLK→DATA)
thd
1.0
－
s
Latch setup time(CLK→LATCH)
tsl
1.0
－
s
Latch hold time(DATA→LATCH)
thl
1.0
－
s
Latch low setup time
ts
1.0
－
s
Latch low hold time
th
1.0
－
s
2) Voltage conditions for control signal
Parameter
Condition
Limits
Unit
Min.
Typ.
Max.(≦Vcc)
“H”input voltage
Vcc=5～7.3V
VEE=-5～-7.3V
2.2
－
5.5
V
“L” input voltage
0
－
1.0
V
CL
(CLOCK)
DA
DATA
LATCH
thd
th
ts
tsl
thl
tsd
twc
twh
twd
twl
DATA
LATCH
90%
10%
90%
10%
twc
Terminate
with Low.
相关PDF资料 |
PDF描述 |
|---|---|
| SY100E160JZ TR | IC PARITY GEN/CHKER 12BIT 28PLCC |
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参数描述 |
|---|---|
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| SY100E193JZTR | 制造商:MICREL 制造商全称:Micrel Semiconductor 功能描述:ERROR DETECTION/CORRECTION CIRCUIT |
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