参数资料
| 型号： | SY100ELT23ZG TR |
| 厂商： | Micrel Inc |
| 文件页数： | 4/5页 |
| 文件大小： | 0K |
| 描述： | IC TRANSLATOR DUAL 5.0V 8-SOIC |
| 标准包装： | 1 |
| 系列： | 100ELT |
| 逻辑功能： | 变换器 |
| 位数： | 1 |
| 输入类型： | PECL |
| 输出类型： | TTL |
| 通道数： | 2 |
| 输出/通道数目： | 1 |
| 差分 - 输入:输出： | 是/无 |
| 传输延迟（最大）： | 3.5ns |
| 电源电压： | 5V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 8-SOIC（0.154"，3.90mm 宽） |
| 供应商设备封装： | 8-SOIC |
| 包装： | 标准包装 |
| 产品目录页面： | 1088 (CN2011-ZH PDF) |
| 其它名称： | 576-1558-6 |
Technical Note
4/10
www.rohm.com
2010.06 - Rev.A
2010 ROHM Co., Ltd. All rights reserved.
BD3814FV
●Timing chart
1. Signal timing conditions
·Data is read on the rising edge of the clock.
·Latch is read on the falling edge of the clock.
·Latch signal must terminate with the LOW state.
* To avoid malfunctions, clock and data signals must terminate with the LOW state.
Fig.1
Parameter
Symbol
Limits
Unit
Min.
Typ.
Max.
Minimum clock width
twc
2.0
－
μs
Minimum data width
twd
2.0
－
μs
Minimum latch width
twl
2.0
－
μs
LOW hold width
twh
2.0
－
μs
Data setup time (DATA→CLK)
tsd
1.0
－
μs
Data hold time (CLK→DATA)
thd
1.0
－
μs
Latch setup time (CLK→LATCH)
tsl
1.0
－
μs
Latch hold time (DATA→LATCH)
thl
1.0
－
μs
Latch low setup time
ts
1.0
－
μs
Latch low hold time
th
1.0
－
μs
2. Voltage conditions for control signal
Parameter
Condition
Limits
Unit
Min.
Typ.
Max.(≦Vcc)
“H” input voltage
Vcc=5 ~ 7.3V
VEE=-5 ~ -7.3V
2.2
－
5.5
V
“L” input voltage
0
－
1.0
V
CL
(CLOCK)
DA
DATA
LATCH
thd
th
ts
tsl
thl
tsd
twc
twh
twd
twl
DATA
LATCH
90%
10%
90%
10%
twc
Terminate
with Low.
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