参数资料
| 型号： | SY100S355JZ |
| 厂商： | Micrel Inc |
| 文件页数： | 1/6页 |
| 文件大小： | 0K |
| 描述： | IC MUX/LATCH QUAD 28-PLCC |
| 标准包装： | 38 |
| 系列： | 100S |
| 逻辑类型： | D 型透明锁存器 |
| 电路： | 4:4 |
| 输出类型： | 标准 |
| 电源电压： | 4.2 V ~ 5.5 V |
| 独立电路： | 1 |
| 延迟时间 - 传输： | 300ps |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-LCC（J 形引线） |
| 供应商设备封装： | 28-PLCC |
| 包装： | 管件 |
1
SY100S355
Micrel, Inc.
M9999-042307
hbwhelp@micrel.com or (408) 955-1690
QUAD
MULTIPLEXER/LATCH
SY100S355
FEATURES
s Max. propagation delay of 1100ps
s Max. enable to output delay of 1400ps
s IEE min. of –80mA
s Industry standard 100K ECL levels
s Extended supply voltage option:
VEE = –4.2V to –5.5V
s Voltage and temperature compensation for improved
noise immunity
s Internal 75k
input pull-down resistors
s 50% faster than Fairchild
s Function and pinout compatible with Fairchild F100K
s Available in 28-pin PLCC package
DESCRIPTION
The SY100S355 offers four transparent latches with
differential outputs and is designed for use in high-
performance ECL systems. The Select inputs (S0, S1)
select one of the two sources of input data (D0 or D1) to the
latch. The Select inputs can also force the outputs to a logic
LOW when the latch is in the transparent mode. The
latches are in the transparent mode when both Enables
(E1, E2) are at a logic LOW state. In the transparent mode,
the Select inputs can pass an input logic HIGH from D0 or
D1 to the output.
If the Select inputs are tied together, then input data
from either D0 or D1 is always passed through. A rising
edge on either Enable input will latch the outputs with the
most recent data at the latch inputs being stored. The
Master Reset (MR) input overrides all other inputs and
takes the Q outputs to a logic LOW. The inputs on this
device have 75k
pull-down resistors.
Rev.: I
Amendment: /0
Issue Date:
April 2007
BLOCK DIAGRAM
D
CD
D0a
Qa
E
Qa
Q
D1a
D
CD
D0b
Qb
E
Qb
Q
D1b
D
CD
D0c
Qc
E
Qc
Q
D1c
D
CD
D0d
Qd
E
Qd
Q
D1d
MR
S1
S0
E1
E2
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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