List of Illustrations
v
November 2002—Revised January 2004
SLES061B
List of Illustrations
Figure
Title
Page
21 Crystal Circuit
9
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22 PLL External Filter
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23 I2S 64-Fs Format
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24 I2S 48-Fs Format
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25 Left-Justified 64-Fs Format
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26 Left-Justified 48-Fs Format
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27 Right-Justified 64-Fs Format
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28 Right-Justified 48-Fs Format
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29 DSP Format
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210 Attenuation Curve
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211 De-Emphasis Filter Characteristics
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212 PWM Outputs and H-Bridge Driven in BTL Configuration
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213 Typical I2C Sequence
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214 Single-Byte Write Transfer
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215 Multiple-Byte Write Transfer
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216 Single-Byte Read
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217 Multiple-Byte Read
24
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41 RESET During System Initialization
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42 Extending the I2C Write Interval Following a Low-to-High Transition of the RESET Terminal
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43 Changing the Data Sample Rate Using the DBSPD Terminal
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44 Changing the Data Sample Rate Using the I2C33
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45 Changing the Data Sample Rate With an Unstable MCLK_IN Using the DBSPD Terminal
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46 Changing the Data Sample Rate With an Unstable MCLK_IN Using the I2C35
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47 Changing Between Master and Slave Clock Mode
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51 RESET Timing
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52 Power-Down and Power-Up Timing—RESET Preceding PDN
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53 Power-Down and Power-Up Timing—RESET Following PDN
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54 Error Recovery Timing
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55 Mute Timing
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56 Right-Justified, I2S, Left-Justified Serial Protocol Timing
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57 Right, Left, and I2S Serial Mode Timing Requirement
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58 Serial Audio Ports Master Mode Timing
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59 DSP Serial Port Timing
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510 DSP Serial Port Expanded Timing
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511 DSP Absolute Timing
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512 SCL and SDA Timing
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513 Start and Stop Conditions Timing
45
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61 Typical TAS5036A Application
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62 TAS5036A Serial Audio Port—Slave Mode Connection Diagram
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63 TAS5036A Serial Audio Port—Master Mode Connection Diagram
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