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参数资料
| 型号： | TAS5706BPAPR |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 音频／视频放大 |
| 英文描述： | 20.6 W, 2 CHANNEL, AUDIO AMPLIFIER, PQFP64 |
| 封装： | 10 X 10 MM, GREEN, PLASTIC, HTQFP-64 |
| 文件页数： | 44/71页 |
| 文件大小： | 1554K |
| 代理商： | TAS5706BPAPR |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页当前第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页
MODULATION LIMIT REGISTER (0x10)
INTERCHANNEL DELAY REGISTERS (0x11, 0x12, 0x13, 0x14, 0x15, 0x16)
OFFSET REGISTER (0x17)
www.ti.com............................................................................................................................................. SLOS606D – MARCH 2009 – REVISED SEPTEMBER 2009
Set modulation limit. See the appropriate power stage data sheet for recommended modulation limits.
Table 12. Modulation Limit Register (0x10)
LIMIT
D7
D6
D5
D4
D3
D2
D1
D0
MIN WIDTH [DCLKs]
MODULATION LIMIT
[DCLKs]
–
0
1
2
99.2%
–
0
1
2
4
98.4%
–
0
1
0
3
6
97.7%
–
0
1
4
8
96.9%
–
1
0
5
10
96.1%
–
1
0
1
6
12
95.3%
–
1
0
7
14
94.5%
–
1
8
16
93.8%
Internal PWM Channels 1, 2, 3, 4, 5, and 6 are mapped into registers 0x11, 0x12 ,0x13, 0x14, 0x15, and 0x16.
Table 13. Channel Interchannel Delay Register Format
BITS DEFINITION
D7
D6
D5
D4
D3
D2
D1
D0
FUNCTION
Minimum absolute delay, 0 DCLK cycles, default for
0
channel 0 (1)
0
1
0
Maximum positive delay, 31 × 4 DCLK cycles
1
0
Maximum negative delay, –32 × 4 DCLK cycles
0
Unused bits
A
SUBADDRESS
D7
D6
D5
D4
D3
D2
D1
D0
Delay = (value) × 4 DCLKs
0x11
0
1
0
1
0
Default value for channel 1 (1)
19
0x12
0
1
0
1
0
Default value for channel 2 (1)
13
0x13
0
1
0
Default value for channel 3 (1)
7
0x14
0
1
0
1
0
Default value for channel 4 (1)
25
0x15
1
0
1
0
Default value for channel 5 (1)
–12
0x16
1
0
1
0
Default value for channel 6 (1)
-28
(1)
Default values are in bold.
The offset register is mapped into 0x17.
Table 14. Channel Offset Register Format
D7
D6
D5
D4
D3
D2
D1
D0
FUNCTION
0
Minimum absolute offset, 0 DCLK cycles, default for channel 0 (1)
1
Maximum absolute offset, 255 DCLK cycles
(1)
Default values are in bold.
Copyright 2009, Texas Instruments Incorporated
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