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参数资料
| 型号： | TDA5230 |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 元件分类： | 消费家电 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PDSO28 |
| 封装： | GREEN, PLASTIC, TSSOP-28 |
| 文件页数： | 23/186页 |
| 文件大小： | 3820K |
| 代理商： | TDA5230 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页当前第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页
Data Sheet
115
Version 4.0, 2007-06-01
TDA523x
Functional Description
2.4.15
Data FIFO
The Data FIFO is the storage for the received data frames. It is written during data
reception. The host microcontroller is able to start reading via SPI right after frame sync
(interrupt). The FIFO can store up to 128 received data bits. If the expected data
transmission contains more bits (note that in TSI 8-Bit Mode Extended the first bit is used
to indicate which of the two TSI pattern has matched), reading must start after frame
sync to prevent an overrun.
Architecture:
The 128-bit data FIFO is based on a bit addressable 2-port memory architecture.
Figure 60
Data FIFO
The write port is controlled by the Digital Receiver using the Write Address Pointer.
Writing data into the FIFO starts with the detection of a TSI. The Write Address Pointer
is incremented with each data clock signal generated by the Digital Receiver. The read
port is controlled by the SPI controller using the Read Address Pointer. Each bit read
from the SPI controller increments the Read Address Pointer. The Read and Write
Write Address
Pointer
(Up-Counter)
1 of 8 Decoder
1
of
1
6
D
e
c
ode
r
byte 0
RESET
byte 3
byte 2
byte 1
byte 4
byte 7
byte 6
byte 5
byte 8
byte 11
byte 10
byte 9
byte 12
byte 15
byte 14
byte 13
Out
0
1
2
3
4
5
6
7
Bit-Address
0
1
2
3
4
5
6
7
In
from
Digital-
Receiver
Data Clock
FSync
Data
EOM
1
of
1
6
D
e
c
ode
r
8 to 1 MUX
Read Address
Pointer
(Up-Counter)
RESET
Bit-Address
SCLK
Write-Port
Read-Port
ENABLE
SDO
SDO-Frame
Generator
to
SPI-Bus
FIFO-
Controller
ENABLE
FIFO-Overflow
# of Valid Bits
FIFOLK
128-bit
Memory-Array
from
Digital-
Receiver
InitFIFO
INITFIFO
FSINITFIFO
from FSM
fifolk
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