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参数资料
| 型号： | TLC32047C |
| 厂商： | Texas Instruments, Inc. |
| 英文描述： | Wide-Band Analog Interface Circuit |
| 中文描述： | 宽带模拟接口电路 |
| 文件页数： | 41/61页 |
| 文件大小： | 303K |
| 代理商： | TLC32047C |
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3–7
3.5
3.5.1
Timing Requirements
Serial Port Recommended Input Signals
PARAMETER
MIN
MAX
UNIT
tc(MCLK)
tr(MCLK)
tf(MCLK)
Master clock cycle time
95
ns
Master clock rise time
10
ns
Master clock fall time
10
ns
Master clock duty cycle
25%
75%
RESET pulse duration (see Note 11)
DX setup time before SCLK
↓
DX hold time after SCLK
↓
NOTE 11: RESET pulse duration is the amount of time that the reset pin is held below 0.8 V after the power supplies have
reached their recommended values.
800
ns
tsu(DX)
th(DX)
20
ns
tc(SCLK)/4
ns
3.5.2
Serial Port – AIC Output Signals, C
L
= 30 pF for SHIFT CLK Output, C
L
= 15 pF
For All Other Outputs
PARAMETER
MIN
TYP
MAX
UNIT
tc(SCLK)
tf(SCLK)
tr(SCLK)
Shift clock (SCLK) cycle time
380
ns
Shift clock (SCLK) fall time
3
8
ns
Shift clock (SCLK) rise time
3
8
ns
Shift clock (SCLK) duty cycle
Delay from SCLK
↑
to FSR/FSX/FSD
↓
Delay from SCLK
↑
to FSR/FSX/FSD
↑
DR valid after SCLK
↑
Delay from SCLK
↑
to EODX/EODR
↓
in word mode
Delay from SCLK
↑
to EODX/EODR
↑
in word mode
EODX fall time
45
55
%
td(CH-FL)
td(CH-FH)
td(CH-DR)
td(CH-EL)
td(CH-EH)
tf(EODX)
tf(EODR)
td(CH-EL)
td(CH-EH)
td(MH-SL)
td(MH-SH)
Typical values are at TA = 25
°
C.
30
ns
35
90
ns
90
ns
90
ns
90
ns
2
8
ns
EODR fall time
Delay from SCLK
↑
to EODX/EODR
↓
in byte mode
Delay from SCLK
↑
to EODX/EODR
↑
in byte mode
Delay from MSTR CLK
↑
to SCLK
↓
Delay from MSTR CLK
↑
to SCLK
↑
2
8
ns
90
ns
90
ns
65
170
ns
65
170
ns
相关PDF资料 |
PDF描述 |
|---|---|
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参数描述 |
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| TLC32047I | 制造商:TI 制造商全称:Texas Instruments 功能描述:Wide-Band Analog Interface Circuit |
| TLC32047IFN | 制造商:TI 制造商全称:Texas Instruments 功能描述:Wide-Band Analog Interface Circuit |
| TLC32047IN | 制造商:TI 制造商全称:Texas Instruments 功能描述:Wide-Band Analog Interface Circuit |
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