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参数资料
型号： TMS32C6416EGLSA6E3
厂商： Texas Instruments, Inc.
元件分类： 数字信号处理
英文描述： FIXED-POINT DIGITAL SIGNAL PROCESSORS
中文描述： 定点数字信号处理器
文件页数： 116/141页
文件大小： 2234K
代理商： TMS32C6416EGLSA6E3
TMS320C6414, TMS320C6415, TMS320C6416
FIXED-POINT DIGITAL SIGNAL PROCESSORS
SPRS146L
FEBRUARY 2001
REVISED JULY 2004
116
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251
1443
MULTICHANNEL BUFFERED SERIAL PORT (McBSP) TIMING
timing requirements for McBSP
(see Figure 51)
NO.
5E0, A
5E0,
6E3, A
6E3,
7E3
UNIT
MIN
4P or 6.67
§
0.5t
c(CKRX)
1
#
9
1.3
6
3
8
0.9
3
3.1
9
1.3
6
3
MAX
2
3
t
c(CKRX)
t
w(CKRX)
Cycle time, CLKR/X
Pulse duration, CLKR/X high or CLKR/X low
CLKR/X ext
CLKR/X ext
CLKR int
CLKR ext
CLKR int
CLKR ext
CLKR int
CLKR ext
CLKR int
CLKR ext
CLKX int
CLKX ext
CLKX int
CLKX ext
ns
ns
5
t
su(FRH-CKRL)
Setup time external FSR high before CLKR low
Setup time, external FSR high before CLKR low
ns
6
t
h(CKRL-FRH)
Hold time external FSR high after CLKR low
Hold time, external FSR high after CLKR low
ns
7
t
su(DRV-CKRL)
Setup time DR valid before CLKR low
Setup time, DR valid before CLKR low
ns
8
t
h(CKRL-DRV)
Hold time DR valid after CLKR low
Hold time, DR valid after CLKR low
ns
10
t
su(FXH-CKXL)
Setup time external FSX high before CLKX low
Setup time, external FSX high before CLKX low
ns
11
t
h(CKXL-FXH)
Hold time external FSX high after CLKX low
Hold time, external FSX high after CLKX low
ns
CLKRP = CLKXP = FSRP = FSXP = 0. If polarity of any of the signals is inverted, then the timing references of that signal are also inverted.
Minimum CLKR/X cycle times
must
be met, even when CLKR/X is generated by an internal clock source. Minimum CLKR/X cycle times are based
on internal logic speed; the maximum usable speed may be lower due to EDMA limitations and AC timing requirements.
§
P = 1/CPU clock frequency in ns. For example, when running parts at 600 MHz, use P = 1.67 ns.
Use whichever value is greater.
#
This parameter applies to the maximum McBSP frequency. Operate serial clocks (CLKR/X) in the reasonable range of 40/60 duty cycle.
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