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参数资料
| 型号： | TMX320C2812ZHHA |
| 厂商： | Texas Instruments, Inc. |
| 元件分类： | 数字信号处理 |
| 英文描述： | TMS320R2811, TMS320R2812 Digital Signal Processors |
| 中文描述： | TMS320R2811，TMS320R2812数字信号处理器 |
| 文件页数： | 123/147页 |
| 文件大小： | 2021K |
| 代理商： | TMX320C2812ZHHA |
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Electrical Specifications
123
June 2004
SPRS257
Lead 1
Active
Trail
XCLKOUT = XTIMCLK
XCLKOUT = 1/2 XTIMCLK
XA[0:18]
XD[0:15]
XREADY(Asynch)
t
d(XCOHL-XWEH)
t
d(XCOHL-XZCSH)
t
d(XCOH-XA)
WS (Asynch)
XZCS0AND1, XZCS2,
XZCS6AND7
XRD
XWE
XR/W
t
d(XCOH-XZCSL)
NOTES: A. All XINTF accesses (lead period) begin on the rising edge of XCLKOUT. When necessary, the device will insert an
alignment cycle before an access to meet this requirement.
B. During alignment cycles, all signals will transition to their inactive state.
C. During inactive cycles, the XINTF address bus will always hold the last address put out on the bus. This includes
alignment cycles.
D. For each sample, setup time from the beginning of the access can be calculated as:
D = (XWRLEAD + XWRACTIVE
3 + n) t
c(XTIM)
t
su(XRDYasynchL)XCOHL
where n is the sample number: n = 1, 2, 3 and so forth.
E. Reference for the first sample is with respect to this point
E = (XWRLEAD + XWRACTIVE
2) t
c(XTIM)
t
d(XCOH-XRNWL)
t
d(XCOHL-XRNWH)
t
en(XD)XWEL
t
h(XD)XWEH
t
h(XRDYasynchL)
DOUT
t
dis(XD)XRNW
t
h(XRDYasynchH)XZCSH
See Note E
See Note D
= Don’t care. Signal can be high or low during this time.
Legend:
t
su(XRDYasynchL)XCOHL
t
su(XRDYasynchH)XCOHL
t
d(XWEL-XD)
t
d(XCOHL-XWEL)
See Notes
A and B
See Note C
t
e(XRDYasynchH)
Figure 6
31. Write With Asynchronous XREADY Access
XTIMING register parameters used for this example:
XRDLEAD
XRDACTIVE
XRDTRAIL
USEREADY
X2TIMING
XWRLEAD
XWRACTIVE
XWRTRAIL
READYMODE
N/A
N/A
N/A
1
0
≥
1
3
≥
1
1 = XREADY
(Asynch)
N/A = “Don’t care” for this example
A
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