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参数资料
型号： TMX320F28069PZPA
厂商： Texas Instruments
文件页数： 8/174页
文件大小： 0K
描述： IC MCU 32BIT 128KB FLASH 100LQFP
产品培训模块： ControlSUITE
Piccolo F2806x
Motor Signal Chain Overview
TPS75005 Single IC Power for C2000 MCU
标准包装： 1
系列： TMS320F2806x, Piccolo™, C2000™
核心处理器： C28x
芯体尺寸： 32-位
速度： 80MHz
连通性： CAN，I²C，McBSP，SCI，SPI，UART/USART
外围设备： 欠压检测/复位，DMA，POR，PWM，WDT
输入/输出数： 54
程序存储器容量： 256KB（128K x 16）
程序存储器类型： 闪存
RAM 容量： 50K x 16
电压 - 电源 (Vcc/Vdd)： 1.71 V ~ 1.995 V
数据转换器： A/D 16x12b
振荡器型： 内部
工作温度： -40°C ~ 85°C
封装/外壳： 100-LQFP
包装： 托盘
其它名称： 296-32778
TMX320F28069PZPA-ND
Data Valid
22
SPISIMO
SPISOMI
SPICLK
(clock polarity = 1)
SPICLK
(clock polarity = 0)
SPISIMO data
must be valid
SPISOMI data is valid
21
12
18
17
14
13
SPISTE(A)
TMS320F28069, TMS320F28068, TMS320F28067, TMS320F28066
TMS320F28065, TMS320F28064, TMS320F28063, TMS320F28062
www.ti.com
SPRS698D – NOVEMBER 2010 – REVISED DECEMBER 2012
Table 5-32. SPI Slave Mode External Timing (Clock Phase = 1)(1)(2)(3)(4)(5)
NO.
MIN
MAX
UNIT
12
tc(SPC)S
Cycle time, SPICLK
8tc(LCO)
ns
13
tw(SPCH)S
Pulse duration, SPICLK high (clock polarity = 0)
0.5tc(SPC)S – 10
0.5tc(SPC)S
ns
tw(SPCL)S
Pulse duration, SPICLK low (clock polarity = 1)
0.5tc(SPC)S – 10
0.5tc(SPC) S
14
tw(SPCL)S
Pulse duration, SPICLK low (clock polarity = 0)
0.5tc(SPC)S – 10
0.5tc(SPC) S
ns
tw(SPCH)S
Pulse duration, SPICLK high (clock polarity = 1)
0.5tc(SPC)S – 10
0.5tc(SPC)S
17
tsu(SOMI-SPCH)S
Setup time, SPISOMI before SPICLK high (clock polarity = 0)
0.125tc(SPC)S
ns
tsu(SOMI-SPCL)S
Setup time, SPISOMI before SPICLK low (clock polarity = 1)
0.125tc(SPC)S
18
tv(SPCL-SOMI)S
Valid time, SPISOMI data valid after SPICLK low
0.75tc(SPC)S
ns
(clock polarity = 1)
tv(SPCH-SOMI)S
Valid time, SPISOMI data valid after SPICLK high
0.75tc(SPC) S
(clock polarity = 0)
21
tsu(SIMO-SPCH)S
Setup time, SPISIMO before SPICLK high (clock polarity = 0)
26
ns
tsu(SIMO-SPCL)S
Setup time, SPISIMO before SPICLK low (clock polarity = 1)
26
22
tv(SPCH-SIMO)S
Valid time, SPISIMO data valid after SPICLK high
0.5tc(SPC)S – 10
ns
(clock polarity = 0)
tv(SPCL-SIMO)S
Valid time, SPISIMO data valid after SPICLK low
0.5tc(SPC)S – 10
(clock polarity = 1)
(1)
The MASTER/SLAVE bit (SPICTL.2) is cleared and the CLOCK PHASE bit (SPICTL.3) is cleared.
(2)
tc(SPC) = SPI clock cycle time = LSPCLK/4 or LSPCLK/(SPIBRR + 1)
(3)
tc(LCO) = LSPCLK cycle time
(4)
Internal clock prescalers must be adjusted such that the SPI clock speed is limited to the following SPI clock rate:
Master mode transmit 20-MHz MAX, master mode receive 10-MHz MAX
Slave mode transmit 10-MHz MAX, slave mode receive 10-MHz MAX.
(5)
The active edge of the SPICLK signal referenced is controlled by the CLOCK POLARITY bit (SPICCR.6).
A.
In the slave mode, the SPISTE signal should be asserted low at least 0.5tc(SPC) before the valid SPI clock edge and
remain low for at least 0.5tc(SPC) after the receiving edge (SPICLK) of the last data bit.
Figure 5-30. SPI Slave Mode External Timing (Clock Phase = 1)
Copyright 2010–2012, Texas Instruments Incorporated
Peripheral and Electrical Specifications
105
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TMS320F28064 TMS320F28063 TMS320F28062
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PDF描述
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TMX320F2806ZGMA 制造商:Texas Instruments 功能描述:32-BIT DIGITAL SIGNAL CONTROLLER WITH FLASH - Trays
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