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参数资料
| 型号： | TMX320F2812ZHHA |
| 厂商： | Texas Instruments, Inc. |
| 元件分类： | 数字信号处理 |
| 英文描述： | TMS320R2811, TMS320R2812 Digital Signal Processors |
| 中文描述： | TMS320R2811，TMS320R2812数字信号处理器 |
| 文件页数： | 130/147页 |
| 文件大小： | 2021K |
| 代理商： | TMX320F2812ZHHA |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页当前第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页
Electrical Specifications
130
June 2004
SPRS257
ac
R
s
ADCIN0
C
p
10 pF
R
on
1 k
1.25 pF
C
h
Switch
Typical Values of the Input Circuit Components:
Switch Resistance (R
on
):
Sampling Capacitor (C
):
Parasitic Capacitance (C
p
): 10 pF
Source Resistance (R
s
):
1 k
1.25 pF
50
28x DSP
Source
Signal
Figure 6
34. ADC Analog Input Impedance Model
6.29.4
ADC Power-Up Control Bit Timing
ADC Power Up Delay
ADC Ready for Conversions
PWDNBG
PWDNREF
PWDNADC
Request for
ADC
Conversion
t
d(BGR)
t
d(PWD)
Figure 6
35. ADC Power-Up Control Bit Timing
Table 6
40. ADC Power-Up Delays
MIN
TYP
MAX
UNIT
t
d(BGR)
Delay time for band gap reference to be stable. Bits 6 and 5 of the ADCTRL3 register
(PWDNBG and PWDNREF) are to be set to 1 before the PWDNADC bit is enabled.
7
8
10
ms
t
d(PWD)
Delay time for power-down control to be stable. Bit 7 of the ADCTRL3 register
Delay time for power down control to be stable. Bit 7 of the ADCTRL3 register
(PWDNADC) is to be set to 1 before any ADC conversions are initiated.
20
50
μ
s
ms
1
These delays are necessary and recommended to make the ADC analog reference circuit stable before conversions are initiated. If conversions
are started without these delays, the ADC results will show a higher gain. For power down, all three bits can be cleared at the same time.
A
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