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参数资料
| 型号： | TMX320R2812PBKQ |
| 厂商： | Texas Instruments, Inc. |
| 元件分类： | 数字信号处理 |
| 英文描述： | TMS320R2811, TMS320R2812 Digital Signal Processors |
| 中文描述： | TMS320R2811，TMS320R2812数字信号处理器 |
| 文件页数： | 135/147页 |
| 文件大小： | 2021K |
| 代理商： | TMX320R2812PBKQ |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页当前第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页
Electrical Specifications
135
June 2004
SPRS257
6.30
Multichannel Buffered Serial Port (McBSP) Timing
6.30.1
McBSP Transmit and Receive Timing
Table 6
43. McBSP Timing Requirements
NO.
MIN
MAX
UNIT
kHz
MHz
ns
ms
ns
ns
ns
ns
McBSP module clock (CLKG CLKX CLKR) range
McBSP module clock (CLKG, CLKX, CLKR) range
1
20
§
McBSP module cycle time (CLKG CLKX CLKR) range
McBSP module cycle time (CLKG, CLKX, CLKR) range
50
1
M11
M12
M13
M14
t
c(CKRX)
t
w(CKRX)
t
r(CKRX)
t
f(CKRX)
Cycle time, CLKR/X
Pulse duration, CLKR/X high or CLKR/X low
Rise time, CLKR/X
Fall time, CLKR/X
CLKR/X ext
CLKR/X ext
CLKR/X ext
CLKR/X ext
2P
P-7
7
7
M15
t
su(FRH-CKRL)
Setup time external FSR high before CLKR low
Setup time, external FSR high before CLKR low
CLKR int
CLKR ext
CLKR int
CLKR ext
CLKR int
CLKR ext
CLKR int
CLKR ext
CLKX int
CLKX ext
CLKX int
CLKX ext
18
2
0
6
18
2
0
6
18
2
0
6
ns
M16
t
h(CKRL-FRH)
Hold time external FSR high after CLKR low
Hold time, external FSR high after CLKR low
ns
M17
t
su(DRV-CKRL)
Setup time DR valid before CLKR low
Setup time, DR valid before CLKR low
ns
M18
t
h(CKRL-DRV)
Hold time DR valid after CLKR low
Hold time, DR valid after CLKR low
ns
M19
t
su(FXH-CKXL)
Setup time external FSX high before CLKX low
Setup time, external FSX high before CLKX low
ns
M20
t
h(CKXL-FXH)
Hold time external FSX high after CLKX low
Hold time, external FSX high after CLKX low
ns
Polarity bits CLKRP = CLKXP = FSRP = FSXP = 0. If the polarity of any of the signals is inverted, then the timing references of
that signal are
also inverted.
2P = 1/CLKG in ns. CLKG is the output of sample rate generator mux. CLKG =
CCLKGDV).
(1
CLKSRG can be LSPCLK, CLKX, CLKR as source. CLKSRG
≤
(SYSCLKOUT/2). McBSP performance is limited by I/O buffer switching speed.
§
Internal clock prescalers must be adjusted such that the McBSP clock (CLKG, CLKX, CLKR) speeds are not greater than the I/O buffer speed
limit (20 MHz).
A
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PDF描述 |
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